JPS5916420B2 - 電界効果半導体装置の製造方法 - Google Patents
電界効果半導体装置の製造方法Info
- Publication number
- JPS5916420B2 JPS5916420B2 JP742494A JP249474A JPS5916420B2 JP S5916420 B2 JPS5916420 B2 JP S5916420B2 JP 742494 A JP742494 A JP 742494A JP 249474 A JP249474 A JP 249474A JP S5916420 B2 JPS5916420 B2 JP S5916420B2
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- JP
- Japan
- Prior art keywords
- field effect
- drain
- semiconductor device
- source
- manufacturing
- Prior art date
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Description
【発明の詳細な説明】
この発明は電界効果トランジスタやそれを含む半導体集
積回路などの電界効果半導体装置の製造方法に関する。
積回路などの電界効果半導体装置の製造方法に関する。
電界効果トランジスタはドレイン及びソースと ９ゲー
トとからなり、これを作る従来の方法は先ずドレイン及
びソースを作つた後に、ゲートを作るのが普通であつた
。
トとからなり、これを作る従来の方法は先ずドレイン及
びソースを作つた後に、ゲートを作るのが普通であつた
。
このように従来はドレイン及びソースを作る工程と、ゲ
ートを作る工程とを必要とした。単体又は同一導電型の
複数のトランジ ・９スタを作る場合け余ク問題でない
が、ｐチャネル型とｎチャネル型とを同一半導体基板上
に形成した相補型電界効果トランジスタでは、その工程
数が可成わ多くなわ、更に相補型のものをシリコンゲー
トとする場合け一層工程数が多くなる。このような場合
は少しでも工程数を減らすことは重要５ な問題である
。この発明の目的ぱ少ない工程数で、制御良く素子を作
ることができ、これにより集積度を高め得る電界効果半
導体装置の製造方法を提供するにある。
ートを作る工程とを必要とした。単体又は同一導電型の
複数のトランジ ・９スタを作る場合け余ク問題でない
が、ｐチャネル型とｎチャネル型とを同一半導体基板上
に形成した相補型電界効果トランジスタでは、その工程
数が可成わ多くなわ、更に相補型のものをシリコンゲー
トとする場合け一層工程数が多くなる。このような場合
は少しでも工程数を減らすことは重要５ な問題である
。この発明の目的ぱ少ない工程数で、制御良く素子を作
ることができ、これにより集積度を高め得る電界効果半
導体装置の製造方法を提供するにある。
゛０ この発明によればドレイン及びソースとゲートと
を同数に作る。
を同数に作る。
即ち、半導体基板上に薄い絶縁膜を形成し、その絶縁膜
のドレイン及びソースとなる部分を除去し、その状態で
不純物イオンの打込みを行い、ドレイン及びソースと、
これ等間の５ ゲート部分とを同時に形成する。次に図
面を参照して説明しよう。
のドレイン及びソースとなる部分を除去し、その状態で
不純物イオンの打込みを行い、ドレイン及びソースと、
これ等間の５ ゲート部分とを同時に形成する。次に図
面を参照して説明しよう。
第１図は従来の電界効果半導体装置の製造工程を示し、
ｎ型シリコン単結晶半導体基板１上に、厚い酸化膜２を
第１図Ａに示すように形成する。
ｎ型シリコン単結晶半導体基板１上に、厚い酸化膜２を
第１図Ａに示すように形成する。
０ ソース及びドレインとなるべき部分と対応した位置
の酸化膜２が第１図Ｂに示すように除去されて拡散窓３
及び４が形成される。
の酸化膜２が第１図Ｂに示すように除去されて拡散窓３
及び４が形成される。
これ等拡散窓３及び４を通じて半導体基板１内にｐ型不
純物が拡散されてｐ型のソース５及びドレイン６がそれ
ぞれ５ 形成される。次にソース５及びドレイン６間の
半導体基板１上の酸化膜２が除去された後、その部分に
第１図Ｃに示すように新たに薄い酸化膜Ｔが形成される
。この薄い酸化膜Ｔを通じてｐ型不純物イオン８を打込
み、ソース５及びドレイン６間０ のゲート絶縁膜Ｔの
直下にｐ型不純物を含むｎ型領域９を形成する。この打
込みによシゲートしきい値が制御されたｐチャネルのエ
ンハンスメント型電界効果トランジスタが得られる。こ
のように従来の製造方法はソース５及びドレ５ イン６
を形成した後にゲートを形成するものであつた。
純物が拡散されてｐ型のソース５及びドレイン６がそれ
ぞれ５ 形成される。次にソース５及びドレイン６間の
半導体基板１上の酸化膜２が除去された後、その部分に
第１図Ｃに示すように新たに薄い酸化膜Ｔが形成される
。この薄い酸化膜Ｔを通じてｐ型不純物イオン８を打込
み、ソース５及びドレイン６間０ のゲート絶縁膜Ｔの
直下にｐ型不純物を含むｎ型領域９を形成する。この打
込みによシゲートしきい値が制御されたｐチャネルのエ
ンハンスメント型電界効果トランジスタが得られる。こ
のように従来の製造方法はソース５及びドレ５ イン６
を形成した後にゲートを形成するものであつた。
この発明による電界効果半導体装置の製造方法は例えば
第２図に示すように、ｎ型半導体基板１上に例えば二酸
化シリコンの絶縁膜１０を形成するが、その厚昧は打込
まれたイオンが通過できる程度の薄いもの、従来の第１
図Ｃに示したゲート酸化膜７と同一程度とする。
第２図に示すように、ｎ型半導体基板１上に例えば二酸
化シリコンの絶縁膜１０を形成するが、その厚昧は打込
まれたイオンが通過できる程度の薄いもの、従来の第１
図Ｃに示したゲート酸化膜７と同一程度とする。
次に第２図Ｂに示すように、ソース及びドレインとなる
べき部分と対応した絶縁膜１０の部分に孔１１，１２が
形成され、その状態での孔１１，１２及びこれ等内の絶
縁膜１０上にｐ型不純物イオン８を打込む。これにより
孔１１，１２部分は絶縁膜１０がないためｐ型不純物が
多量にかつ深く半導体基板１内に入りｐ型のソース１３
及びドレイン１４が形成され、またこれ等の間の絶縁膜
１０の直下にｐ型不純物を含むｎ型領域９が形成される
。このソース１３及びドレイン１４は可成り浅いが、そ
の後のアニール処理の間に、不純物が拡散することを利
用して深さを深くしても良い。しかし例えば時計用半導
体装置のように電源電圧が低い場合はソース１３ドレイ
ン１４が浅くても左程問題にならない。上述したように
この発明製造方法によればソース１３及びドレイン１４
としきい値制御されたゲート部分８とが一工程で得られ
、従来２工程を必要とした場合と比較して製造が簡単に
なる。このことは特に相補型電界効果トランジスタを作
る場合、更にそれをシリコンゲート型とする場合はその
製造工程が著しく簡略化されることになる。またそれだ
けマスク合せなどの工程も減少し、集積度を高くするこ
とができる。なおソース１３及びドレイン１４の外側の
部分の半導体基板表面上の酸化膜１０も、ゲート部分の
それと同様に薄いものとなるため、この部分にもイオン
打込みを行う場合は、得られたゲートと同じ様に低しき
い値となる。
べき部分と対応した絶縁膜１０の部分に孔１１，１２が
形成され、その状態での孔１１，１２及びこれ等内の絶
縁膜１０上にｐ型不純物イオン８を打込む。これにより
孔１１，１２部分は絶縁膜１０がないためｐ型不純物が
多量にかつ深く半導体基板１内に入りｐ型のソース１３
及びドレイン１４が形成され、またこれ等の間の絶縁膜
１０の直下にｐ型不純物を含むｎ型領域９が形成される
。このソース１３及びドレイン１４は可成り浅いが、そ
の後のアニール処理の間に、不純物が拡散することを利
用して深さを深くしても良い。しかし例えば時計用半導
体装置のように電源電圧が低い場合はソース１３ドレイ
ン１４が浅くても左程問題にならない。上述したように
この発明製造方法によればソース１３及びドレイン１４
としきい値制御されたゲート部分８とが一工程で得られ
、従来２工程を必要とした場合と比較して製造が簡単に
なる。このことは特に相補型電界効果トランジスタを作
る場合、更にそれをシリコンゲート型とする場合はその
製造工程が著しく簡略化されることになる。またそれだ
けマスク合せなどの工程も減少し、集積度を高くするこ
とができる。なおソース１３及びドレイン１４の外側の
部分の半導体基板表面上の酸化膜１０も、ゲート部分の
それと同様に薄いものとなるため、この部分にもイオン
打込みを行う場合は、得られたゲートと同じ様に低しき
い値となる。
よつてその酸化膜１０上に配線が形成されると、その配
線上の信号によつてチヤネルが形成され、寄生効果が生
じる。しかし相補型電界効果トランジスタの場合は同一
半導体基板１中にｎチャネル型トランジスタも作られる
ため、そのｎチャネルトランジスタのドレイン及びソー
スを作る際に、例えば第３図に示すように、ｎ＋領域１
５，１６をｐチヤネルトランジスタの周囲に配置して上
述した寄生効果を回避することもできる。
線上の信号によつてチヤネルが形成され、寄生効果が生
じる。しかし相補型電界効果トランジスタの場合は同一
半導体基板１中にｎチャネル型トランジスタも作られる
ため、そのｎチャネルトランジスタのドレイン及びソー
スを作る際に、例えば第３図に示すように、ｎ＋領域１
５，１６をｐチヤネルトランジスタの周囲に配置して上
述した寄生効果を回避することもできる。
第１図は従来の半導体装置の製造方法を示す工程図、第
２図はこの発明による電界効果半導体装置の製造方法の
一ダｕを示す工程図、第３図は本発明方法により得られ
た半導体装置を示す断面図である。
２図はこの発明による電界効果半導体装置の製造方法の
一ダｕを示す工程図、第３図は本発明方法により得られ
た半導体装置を示す断面図である。
Claims (1)
- １ 一導電型の半導体基板上に絶縁膜を形成する工程と
、該絶縁膜のソースおよびドレインとなるべき部分と対
応した部分を除去して孔をあける工程と、その除去した
状態で上記孔およびこれら間上に上記半導体基板と逆導
電型の不純物イオンを打込んで、逆導電型のソースおよ
びドレイン領域とこれら間に上記逆導電型の不純物を含
む、上記一導電型の領域を同時に形成する工程とを有す
ることを特徴とする電界効果半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP742494A JPS5916420B2 (ja) | 1973-12-28 | 1973-12-28 | 電界効果半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP742494A JPS5916420B2 (ja) | 1973-12-28 | 1973-12-28 | 電界効果半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5099477A JPS5099477A (ja) | 1975-08-07 |
| JPS5916420B2 true JPS5916420B2 (ja) | 1984-04-16 |
Family
ID=11530897
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP742494A Expired JPS5916420B2 (ja) | 1973-12-28 | 1973-12-28 | 電界効果半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5916420B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4968681A (ja) * | 1972-11-06 | 1974-07-03 |
-
1973
- 1973-12-28 JP JP742494A patent/JPS5916420B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5099477A (ja) | 1975-08-07 |
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