JPS6260254A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6260254A JPS6260254A JP60199146A JP19914685A JPS6260254A JP S6260254 A JPS6260254 A JP S6260254A JP 60199146 A JP60199146 A JP 60199146A JP 19914685 A JP19914685 A JP 19914685A JP S6260254 A JPS6260254 A JP S6260254A
- Authority
- JP
- Japan
- Prior art keywords
- channel
- vth
- ion implantation
- semiconductor device
- implanted
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
■産業上の利用分野〕
本発明は、０ＭＯ８素子の製造方法に関する。
本発明は、０ＭＯ８素子に於いて、Ｐチャネル及びＮチ
ャネル素子で、各々、異なるＶｔｈを必要とする場合、
−回のフォト工程と、−回のイオン打込工程で、Ｐ及び
Ｎチャネル合せ、４水準のＶｔｈｔ−調整することを可
能とするものである。
ャネル素子で、各々、異なるＶｔｈを必要とする場合、
−回のフォト工程と、−回のイオン打込工程で、Ｐ及び
Ｎチャネル合せ、４水準のＶｔｈｔ−調整することを可
能とするものである。
Ｖｔｈを、Ｐチャネル２水準、Ｎチャネル２水準設定す
る場合、従来例（第２図）をもって説明する。Ｎ型シリ
コン基板２０１の一部に、Ｐ型基板領域２０２を形成し
、素子分離用醸化膜２０３を介してＰ及びＮチャネル領
域を区分けし、ゲート酸化膜２０４を形成する。次に、
Ｎチャネルの所望する一部を開口し、レジスト２０５を
パターン形成する。ここで、Ｎチャネルの所望するトラ
ンジスタのＶｔｈを上げるため、ボロンイオン２０６を
、１〜９Ｘ１０＋４１副−２の範囲でイオン注入する。
る場合、従来例（第２図）をもって説明する。Ｎ型シリ
コン基板２０１の一部に、Ｐ型基板領域２０２を形成し
、素子分離用醸化膜２０３を介してＰ及びＮチャネル領
域を区分けし、ゲート酸化膜２０４を形成する。次に、
Ｎチャネルの所望する一部を開口し、レジスト２０５を
パターン形成する。ここで、Ｎチャネルの所望するトラ
ンジスタのＶｔｈを上げるため、ボロンイオン２０６を
、１〜９Ｘ１０＋４１副−２の範囲でイオン注入する。
次に、Ｐチャネルの所望する一部を開口し、レジスト２
０７をパターン形成し、Ｖｔｈを下げるため、ボロンイ
オン２０８を、５〜９×１０＋ｌｌイオン注入する。
０７をパターン形成し、Ｖｔｈを下げるため、ボロンイ
オン２０８を、５〜９×１０＋ｌｌイオン注入する。
その後、ゲート電極２１１を形成し、Ｎチャネルソース
・ドレイン拡散層２１２及びＰチャネルソース・ドレイ
ン拡散層２１５を形成する。さらに層間絶縁膜２１４．
ＡＬ電極配線２１５を形成しＯＭＯＳ素子は、形成され
る。ここで、先程、Ｎチャネル領域で、ボロシイ４ンが
注入されたトランジスタ２０９は、ボロンイオンが注入
されていないＮチャネルトランジスタに比べＶｔｈは高
くなるし、又同様に、Ｐチャネル領域で、ボロンイオン
が注入されたトランジスタ２１０は、ボロンイオンが未
注入のトランジスタに比べＶｔｈの絶対値は下がる。こ
のように、Ｐ及びＮチャネル各々２水準のＶｔｈを得よ
うとした場合、従来例では、フォト工程を２回、イオン
注入工程を、２回行なう必要があった口 〔発明が解決しようとする問題点及び目的〕そこで、本
発明は、従来、Ｐ及びＮチャネル別々に行なっていた、
Ｖｔｈのコントロールを、−回のフォト工程と、−回の
イオン注入工程で達成しようとするものである。
・ドレイン拡散層２１２及びＰチャネルソース・ドレイ
ン拡散層２１５を形成する。さらに層間絶縁膜２１４．
ＡＬ電極配線２１５を形成しＯＭＯＳ素子は、形成され
る。ここで、先程、Ｎチャネル領域で、ボロシイ４ンが
注入されたトランジスタ２０９は、ボロンイオンが注入
されていないＮチャネルトランジスタに比べＶｔｈは高
くなるし、又同様に、Ｐチャネル領域で、ボロンイオン
が注入されたトランジスタ２１０は、ボロンイオンが未
注入のトランジスタに比べＶｔｈの絶対値は下がる。こ
のように、Ｐ及びＮチャネル各々２水準のＶｔｈを得よ
うとした場合、従来例では、フォト工程を２回、イオン
注入工程を、２回行なう必要があった口 〔発明が解決しようとする問題点及び目的〕そこで、本
発明は、従来、Ｐ及びＮチャネル別々に行なっていた、
Ｖｔｈのコントロールを、−回のフォト工程と、−回の
イオン注入工程で達成しようとするものである。
ボロンイオン注入工程を一度に、行なうことにより、工
程数の削減を行なう。
程数の削減を行なう。
実施例をもって、本発明を光切する。第１図が実施例で
ある。Ｎ型シリコン基板１０１に、Ｐ型不純物領域１０
２を形成し、チャネル素子分離用酸化膜１０３を形成後
、ゲート酸化膜１０４を形成する。次に、Ｐ及びＮチャ
ネルに、Ｖｔｈを、Ｎチャネルでは、Ｖｔｈを上げる為
、又Ｐチャネルでは、Ｖｔｈの絶対値を下げることを目
的に、各チャネルで所望する部分が開口するようにレジ
ストパターン１０５を形成する。これをマスクにボロン
イオン１０６を、実施例では、８Ｘ１０１１ｃｔｒｒ”
で、イオン注入した。またＰ及びＮチャネルの各トラン
ジスタが所望するＶｔｈになるように、Ｎ及びＰ型基板
濃度を調整した。この後、ゲー）電極１１１を形成し、
ソース・ドレイン拡散層１０９．１１０を形成した。さ
らに、層間絶縁層１１２を形成後、接続用コンタクトホ
ールを明け、ＡＬ電極１１５を形成した。このとき、Ｎ
チャネルトランジスタで、先のボロンイオンが注入され
たトランジスタ１０７は、他のＮチャネルトランジスタ
に比べ、Ｖｔｈは高くなる。同時にＰチャネルトランジ
スタに於いても、ボロンイオンが注入されたトランジス
タ１０８は、他のＰチャネルトランジスタに比べ、Ｖｔ
ｈの絶対値は下がる（例−１，７■ → −ｃｔＢｖ
）。
ある。Ｎ型シリコン基板１０１に、Ｐ型不純物領域１０
２を形成し、チャネル素子分離用酸化膜１０３を形成後
、ゲート酸化膜１０４を形成する。次に、Ｐ及びＮチャ
ネルに、Ｖｔｈを、Ｎチャネルでは、Ｖｔｈを上げる為
、又Ｐチャネルでは、Ｖｔｈの絶対値を下げることを目
的に、各チャネルで所望する部分が開口するようにレジ
ストパターン１０５を形成する。これをマスクにボロン
イオン１０６を、実施例では、８Ｘ１０１１ｃｔｒｒ”
で、イオン注入した。またＰ及びＮチャネルの各トラン
ジスタが所望するＶｔｈになるように、Ｎ及びＰ型基板
濃度を調整した。この後、ゲー）電極１１１を形成し、
ソース・ドレイン拡散層１０９．１１０を形成した。さ
らに、層間絶縁層１１２を形成後、接続用コンタクトホ
ールを明け、ＡＬ電極１１５を形成した。このとき、Ｎ
チャネルトランジスタで、先のボロンイオンが注入され
たトランジスタ１０７は、他のＮチャネルトランジスタ
に比べ、Ｖｔｈは高くなる。同時にＰチャネルトランジ
スタに於いても、ボロンイオンが注入されたトランジス
タ１０８は、他のＰチャネルトランジスタに比べ、Ｖｔ
ｈの絶対値は下がる（例−１，７■ → −ｃｔＢｖ
）。
従来、Ｐ及びＮチャネルに各々２水準のＶｔｈを得よう
とした場合、フォト工程を２回、イオン注入工程を２回
、必要としていたのに対し、本発明では、フォト工程、
イオン注入工程、各−回で達成出来る。
とした場合、フォト工程を２回、イオン注入工程を２回
、必要としていたのに対し、本発明では、フォト工程、
イオン注入工程、各−回で達成出来る。
第１図（α）、（ｂ）は、本発明の実施例の工程断面図
であり、レジス）１０５ 、イオン注入１０６である。 第２図（α）〜（Ｃ）は、従来例の工程断面図で、２０
５が第２レジストパターン、２０７が第２レジストパタ
ーン、２０６が＃１１イオン注入、２０８が第２イオン
注入工程を示す。 以 上
であり、レジス）１０５ 、イオン注入１０６である。 第２図（α）〜（Ｃ）は、従来例の工程断面図で、２０
５が第２レジストパターン、２０７が第２レジストパタ
ーン、２０６が＃１１イオン注入、２０８が第２イオン
注入工程を示す。 以 上
Claims (1)
- 相補型金属酸化膜半導体装置（以下ＣＭＯＳと略記）の
、スレッシヨールド電圧（以下Ｖｔｈと略記）を調整す
るイオン注入工程に於いて、Ｐチャネル領域とＮチャネ
ル領域の、少なくともＰチャネル領域の一部分、もしく
は、Ｐ及びＮチャネル領域の一部分をレジストで被覆す
る工程、Ｐ型不純物を、イオン注入する工程を有するこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60199146A JPS6260254A (ja) | 1985-09-09 | 1985-09-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60199146A JPS6260254A (ja) | 1985-09-09 | 1985-09-09 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6260254A true JPS6260254A (ja) | 1987-03-16 |
Family
ID=16402912
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60199146A Pending JPS6260254A (ja) | 1985-09-09 | 1985-09-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6260254A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05283621A (ja) * | 1990-09-20 | 1993-10-29 | Korea Electron Telecommun | ＢｉＣＭＯＳ電界効果トランジスタの製造方法 |
| US5989949A (en) * | 1996-06-29 | 1999-11-23 | Hyundai Electronics Industries Co., Ltd. | Method of manufacturing a complementary metal-oxide semiconductor device |
-
1985
- 1985-09-09 JP JP60199146A patent/JPS6260254A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05283621A (ja) * | 1990-09-20 | 1993-10-29 | Korea Electron Telecommun | ＢｉＣＭＯＳ電界効果トランジスタの製造方法 |
| US5989949A (en) * | 1996-06-29 | 1999-11-23 | Hyundai Electronics Industries Co., Ltd. | Method of manufacturing a complementary metal-oxide semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5989949A (en) | Method of manufacturing a complementary metal-oxide semiconductor device | |
| JP2809810B2 (ja) | 半導体装置の製造方法 | |
| KR100364881B1 (ko) | 반도체장치의 제조방법 | |
| JPH08204025A (ja) | Ｃｍｏｓ半導体装置の製造方法 | |
| JP2662029B2 (ja) | Ｍｏｓ型トランジスタの製造方法 | |
| JPH0272661A (ja) | 半導体装置の製造方法 | |
| JPS6251216A (ja) | 半導体装置の製造方法 | |
| JPS6257242A (ja) | 半導体装置の製造方法 | |
| JPS62265765A (ja) | 半導体装置の製造方法 | |
| JP2605757B2 (ja) | 半導体装置の製造方法 | |
| JP2886186B2 (ja) | 半導体装置 | |
| JPH04263468A (ja) | 半導体装置の製造方法 | |
| JPH03155156A (ja) | 半導体装置の製造方法 | |
| JPH02162769A (ja) | 相補型薄膜トランジスタの製造方法 | |
| JP2860483B2 (ja) | 半導体装置の製造方法 | |
| JPS63128626A (ja) | 半導体集積回路装置のコンタクト形成方法 | |
| JPH0328833B2 (ja) | ||
| JP2610906B2 (ja) | ＢｉＭＯＳ半導体回路装置の製造方法 | |
| JPH0282569A (ja) | 半導体装置およびその製造方法 | |
| JPS6142171A (ja) | 不揮発性半導体メモリ装置の製造方法 | |
| JPS61287160A (ja) | Ｍｏｓ型半導体装置の製造方法 | |
| KR100291193B1 (ko) | 트랜지스터제조방법 | |
| JPS628553A (ja) | 半導体装置 | |
| JPS6165471A (ja) | 半導体装置の製造方法 | |
| JPS62249486A (ja) | 半導体装置の製造方法 |