JPS5817680A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS5817680A JPS5817680A JP56115791A JP11579181A JPS5817680A JP S5817680 A JPS5817680 A JP S5817680A JP 56115791 A JP56115791 A JP 56115791A JP 11579181 A JP11579181 A JP 11579181A JP S5817680 A JPS5817680 A JP S5817680A
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- Japan
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- shaped
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D8/00—Diodes
- H10D8/60—Schottky-barrier diodes
Landscapes
- Electrodes Of Semiconductors (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＶ−！！プツトーパリアダイオードを備えた半
導体装置に関する。
導体装置に関する。
ν璽ブトキーパツアダイオード（以下８ＢＤという）は
半導体層と金属との接触界面に形成されるエネルギー障
壁（νプツトキーパリア）ａ；よりダイオード動作を行
なうもので、その動作には多数キャップのみが関与し、
Ｐａ接合ダイオードのような小数キャルアの蓄積は生じ
ない、従って、８ＢＤにはスイッチング損失が小さいと
いう特徴を有し、高速スイッチングダイオードあるいは
マイクロ波ダイオードなどの広範囲な用達書：用いられ
ている。このように、５１ＢＤは優れた特性を有するが
、従来の８ＢＤは総て単結晶半導体層に形成されていた
ため、集積回路中に形成する場合には種々の問題が生じ
ていた。
半導体層と金属との接触界面に形成されるエネルギー障
壁（νプツトキーパリア）ａ；よりダイオード動作を行
なうもので、その動作には多数キャップのみが関与し、
Ｐａ接合ダイオードのような小数キャルアの蓄積は生じ
ない、従って、８ＢＤにはスイッチング損失が小さいと
いう特徴を有し、高速スイッチングダイオードあるいは
マイクロ波ダイオードなどの広範囲な用達書：用いられ
ている。このように、５１ＢＤは優れた特性を有するが
、従来の８ＢＤは総て単結晶半導体層に形成されていた
ため、集積回路中に形成する場合には種々の問題が生じ
ていた。
第１図はバイポーラ集積回路内に形成された従来のＩＢ
Ｄを示す断ｆ図である。同図において、１はＰｆｉシリ
コン基体である。該Ｐ型シツコン基体１には相互に分離
された多数の鳳−蓋素子領域！、、Ｊ’、、！、・・・
（不純物濃度１０１＠〜１０／（ｍ）が形成されている
。このうち、ｇＢＤ用素子領域２．にはカソード電極取
出用の高濃度ｎＷｉ領域３が形成されている。また上記
シラコン基体１の表面にはａＢＤ用素子領域２゜のｎ−
″型領域上およびａｌｌ領域上に夫々開孔部を有するシ
リコン酸化膜４が被覆されている。
Ｄを示す断ｆ図である。同図において、１はＰｆｉシリ
コン基体である。該Ｐ型シツコン基体１には相互に分離
された多数の鳳−蓋素子領域！、、Ｊ’、、！、・・・
（不純物濃度１０１＠〜１０／（ｍ）が形成されている
。このうち、ｇＢＤ用素子領域２．にはカソード電極取
出用の高濃度ｎＷｉ領域３が形成されている。また上記
シラコン基体１の表面にはａＢＤ用素子領域２゜のｎ−
″型領域上およびａｌｌ領域上に夫々開孔部を有するシ
リコン酸化膜４が被覆されている。
そして、咳ｖツプン酸化膜４１の全面（：Ｐｔ等のバリ
アメタル層及びムｊ等の電極材料層を順次堆積し、これ
らをパターニングすることによりバリアメタル層Ｉと電
極材料層εからなる積層膜構造のアノード電極１および
カソード電極１が形ｖ１．Ｓれている。このうちアノー
ド電極１は開孔部を介しくａＢＤ用素子領域２．０ｍ−
ｍ−城と１！触しており、そのバリアメタル層ξと１−
型領域との界面こはν１ットキーパリアが形成されてい
る。他方、カソード電極１は開孔部を介してｌｌｌ１領
域１と接触している。但し、ａｌｌ領域１の不純物濃度
が高いためにバリアメタル層１との接触界面にＶ璽ツシ
キーパツアが形成されず、従ってカソード電極８と一重
領域１とは実質的なオーミック接触が達成されている。
アメタル層及びムｊ等の電極材料層を順次堆積し、これ
らをパターニングすることによりバリアメタル層Ｉと電
極材料層εからなる積層膜構造のアノード電極１および
カソード電極１が形ｖ１．Ｓれている。このうちアノー
ド電極１は開孔部を介しくａＢＤ用素子領域２．０ｍ−
ｍ−城と１！触しており、そのバリアメタル層ξと１−
型領域との界面こはν１ットキーパリアが形成されてい
る。他方、カソード電極１は開孔部を介してｌｌｌ１領
域１と接触している。但し、ａｌｌ領域１の不純物濃度
が高いためにバリアメタル層１との接触界面にＶ璽ツシ
キーパツアが形成されず、従ってカソード電極８と一重
領域１とは実質的なオーミック接触が達成されている。
この結果第２図の等価回路Ｃ二示す１１ＢＤが構成され
ている。
ている。
ところで、単結晶半導体層に８ＢＤを形成した従来の半
導体装置では、必然的に第１ｇｌのようｌ：： ＩＩ
Ｎ Ｄを）ツｙジスタ等の他の素子と同一の単結晶半導
体層儂；形成しなければならないこととなる。その結実
装置の集積度を向とさせることが困難となり、また他の
素子との間に寄生容量が発生して動作速度が遅延する等
の問題が生じていた。
導体装置では、必然的に第１ｇｌのようｌ：： ＩＩ
Ｎ Ｄを）ツｙジスタ等の他の素子と同一の単結晶半導
体層儂；形成しなければならないこととなる。その結実
装置の集積度を向とさせることが困難となり、また他の
素子との間に寄生容量が発生して動作速度が遅延する等
の問題が生じていた。
本発明は上述の事情に鍍みなされたもので、絶縁物層上
に設けた多結晶シリコン層≦ニジ式ツシキーパリアダイ
オードを形成することにより。
に設けた多結晶シリコン層≦ニジ式ツシキーパリアダイ
オードを形成することにより。
高集積化および高速動作化を達成した半導体装置を提供
するものである。
するものである。
以下、第３図〜第８図を参照して本発明の詳細な説明す
る。
る。
第３図は本発明の一実施例になる半導体装置の断面図で
ある。同図１＝おいて、１は素子が形成された単結晶シ
リプｙ基板上に設けられたシリコン酸化膜あるいはＣｖ
Ｄ、８１０．膜、シリコｙ窒化膜等の絶縁物層である。
ある。同図１＝おいて、１は素子が形成された単結晶シ
リプｙ基板上に設けられたシリコン酸化膜あるいはＣｖ
Ｄ、８１０．膜、シリコｙ窒化膜等の絶縁物層である。
誼絶縁物層１１土には不純物濃度１Ｇ／ａｌｌｌ！ｔｏ
低濃度鳳−型領域１１および不純物濃度１０１１７１１
１１度の高濃度型温領域ＩＪからなる島状の多結晶シラ
１ｙ層−１４が形ｄ＄れている。この多結晶シリプン層
１４の表面は８１０．膜１５で被覆され、咳８轟０．膜
１ｊには脆−型領域１２およびａｌｌ領域１ｊ１に開孔
部が設けられている。この８ＭＯ８膜１１上書二は前記
開孔部を介してｎ蓋領域１１６二接職したバリアメタル
層１＃およびその上に積層された電極材料層１１からな
るアノード電極Ｌ！が形成されている。該アノード電極
１８とｎ−型領域１２との間にはバリアメタル層ＩＣと
ｍ−３１１領域１２との接触によりν璽ットキーバツア
が形成されている。同様鑑二、８１０、膜１１上には前
記開孔部を介して型置領域１１？二１１！咳したバリア
メタル層１６およびその１ｒ−積層された電極材料層１
ｒからなるカソード電極Ｌ！が形成されている。但し
、＋型領域１１の不純物濃度が高いためバリアメタル層
ＩＣとの１！被界面にＶ璽ツ［キーパリアが形成されず
、従って、カソード電極りと鳳”型領域ＩＪとの間には
実質的なオーミック接触が形成Ｓれている。この結果、
この実施例Ｃ−おいても第２図同様の喀価回路に示され
る８ＢＤが構成されている。
低濃度鳳−型領域１１および不純物濃度１０１１７１１
１１度の高濃度型温領域ＩＪからなる島状の多結晶シラ
１ｙ層−１４が形ｄ＄れている。この多結晶シリプン層
１４の表面は８１０．膜１５で被覆され、咳８轟０．膜
１ｊには脆−型領域１２およびａｌｌ領域１ｊ１に開孔
部が設けられている。この８ＭＯ８膜１１上書二は前記
開孔部を介してｎ蓋領域１１６二接職したバリアメタル
層１＃およびその上に積層された電極材料層１１からな
るアノード電極Ｌ！が形成されている。該アノード電極
１８とｎ−型領域１２との間にはバリアメタル層ＩＣと
ｍ−３１１領域１２との接触によりν璽ットキーバツア
が形成されている。同様鑑二、８１０、膜１１上には前
記開孔部を介して型置領域１１？二１１！咳したバリア
メタル層１６およびその１ｒ−積層された電極材料層１
ｒからなるカソード電極Ｌ！が形成されている。但し
、＋型領域１１の不純物濃度が高いためバリアメタル層
ＩＣとの１！被界面にＶ璽ツ［キーパリアが形成されず
、従って、カソード電極りと鳳”型領域ＩＪとの間には
実質的なオーミック接触が形成Ｓれている。この結果、
この実施例Ｃ−おいても第２図同様の喀価回路に示され
る８ＢＤが構成されている。
上記実施例の８ＢＤは１例えば次のよ１二製造すること
ができる。まず、プオスフイン（ＰＨ４）またはアルｖ
ｙＣムｓＭ、）を含むＶッｙ（８目−）ガＸ Ｖ ６０
０〜８００℃で熱分解するＣＶＤ法菖二より、絶縁物層
１１の全面に不純物として濃度１Ｇ／ａｌｌｉ度の燐ま
たは砒素を含む膜厚３０００〜４００ＧＸの鳳−復多結
晶シリプｙ層を堆積した後、プラズマエツチングにより
素子形成領域予定部以外の不要部分を除去して島状の多
結晶Ｖ９プン盾１４を形成する。
ができる。まず、プオスフイン（ＰＨ４）またはアルｖ
ｙＣムｓＭ、）を含むＶッｙ（８目−）ガＸ Ｖ ６０
０〜８００℃で熱分解するＣＶＤ法菖二より、絶縁物層
１１の全面に不純物として濃度１Ｇ／ａｌｌｉ度の燐ま
たは砒素を含む膜厚３０００〜４００ＧＸの鳳−復多結
晶シリプｙ層を堆積した後、プラズマエツチングにより
素子形成領域予定部以外の不要部分を除去して島状の多
結晶Ｖ９プン盾１４を形成する。
続いて９００〜１０００℃の酸化雰囲気中で多結晶シ９
１ン層Ｌ］の表面を酸化して膜厚的１０００にの熱酸化
８亀０曹膜１ｊを形成する。次いで、カソード電極亀出
用の高換度諷 盟領域予定部１（二開孔部を有するレジ
ストパターンを形成した後、該レジストパターンをマス
クとして加速電圧１００〜１２０Ｋｓマ、ドーズ量５
Ｘ １０”〜ｌ Ｘ Ｉ Ｑ ”／ ０１”の条件で燐
を熱酸化８１０．膜１Ｊを遥して多結晶１５コン層Ｌ！
に選択的６二イオｙ注入し、更にレジストパターｙを除
去して９００〜１０００℃で燐の活性化を行なうこと書
二より高濃ｌｕｍｌ領域１１を形成する。次に、熱酸化
―轟０．膜１ｊに１７−ド電極およびカンーｙ電極堆出
用の開孔部を形成した後、エレクトリックガンまたはス
パッターガン等によりパブアメタル層１−および電極材
料層１ ｒｆ蒸着し、これをパターンエングしてアノー
ド電極Ｌ！およびカソード電極Ｌ」を形成する。最後ｃ
ｓｏｏ℃の窒素ガス雰囲気中で１０分権度の熱処理を施
してシ璽ットキー接触の安定化を行ない、第３図のＩＩ
ＢＤを得る。
１ン層Ｌ］の表面を酸化して膜厚的１０００にの熱酸化
８亀０曹膜１ｊを形成する。次いで、カソード電極亀出
用の高換度諷 盟領域予定部１（二開孔部を有するレジ
ストパターンを形成した後、該レジストパターンをマス
クとして加速電圧１００〜１２０Ｋｓマ、ドーズ量５
Ｘ １０”〜ｌ Ｘ Ｉ Ｑ ”／ ０１”の条件で燐
を熱酸化８１０．膜１Ｊを遥して多結晶１５コン層Ｌ！
に選択的６二イオｙ注入し、更にレジストパターｙを除
去して９００〜１０００℃で燐の活性化を行なうこと書
二より高濃ｌｕｍｌ領域１１を形成する。次に、熱酸化
―轟０．膜１ｊに１７−ド電極およびカンーｙ電極堆出
用の開孔部を形成した後、エレクトリックガンまたはス
パッターガン等によりパブアメタル層１−および電極材
料層１ ｒｆ蒸着し、これをパターンエングしてアノー
ド電極Ｌ！およびカソード電極Ｌ」を形成する。最後ｃ
ｓｏｏ℃の窒素ガス雰囲気中で１０分権度の熱処理を施
してシ璽ットキー接触の安定化を行ない、第３図のＩＩ
ＢＤを得る。
上記実施例の半導体装置では、素子を形成したシリコン
基板の表面を被覆する絶縁物層上に設けた多結晶シラコ
ン層に８ＢＤを形成した結果、素子が三次元的に配置さ
れることとなり、従って、装置の集積度を向上すること
ができる。
基板の表面を被覆する絶縁物層上に設けた多結晶シラコ
ン層に８ＢＤを形成した結果、素子が三次元的に配置さ
れることとなり、従って、装置の集積度を向上すること
ができる。
また、ＩＢＤと他の素子とは絶縁物層１１で分離されて
いるから、寄生容量が生じることもなく、従って装置の
高渦動作化を達成することができる。しかも、多結晶シ
ラコン層は比較的低温で形成することができるから、絶
縁物層１１下のシリコン基板（二形成された素子の特性
が損われることもない。
いるから、寄生容量が生じることもなく、従って装置の
高渦動作化を達成することができる。しかも、多結晶シ
ラコン層は比較的低温で形成することができるから、絶
縁物層１１下のシリコン基板（二形成された素子の特性
が損われることもない。
ところで、上記実施例の半導体装置に含まれる８ＢＤは
多結晶シリプ゛ン層を用いて形成されているにもかかわ
らず第４図の特性図に示すように単結晶シリコン層中に
形成された従来の８ＢＤと略同等の順方向特性および逆
方向特性を有する。同図−二おいて実線で示す曲線ムは
上記実施例ζ；なる８ＢＤの特性曲線であり破線で示す
曲線Ｂは、従来の８１１Ｄの特性曲線である。
多結晶シリプ゛ン層を用いて形成されているにもかかわ
らず第４図の特性図に示すように単結晶シリコン層中に
形成された従来の８ＢＤと略同等の順方向特性および逆
方向特性を有する。同図−二おいて実線で示す曲線ムは
上記実施例ζ；なる８ＢＤの特性曲線であり破線で示す
曲線Ｂは、従来の８１１Ｄの特性曲線である。
既述のように多結晶Ｖツゴｙｌｌｃ−形成された８ＢＤ
は従来知られていなかったから、多結晶シリコン層を用
いた場合にも８ＢＤが形成されるのみならず、このよう
な特性が得られるということは発明者等にとっても予想
外の結果であった。ただし、多結晶シラコン層により８
ＢＤを形成するためには、上記実施例にも示したように
、バリアメタル１ｄとの間でν璽ツ）キー −バリアを
形成する朧一層領域の不純物淡度を単結晶シリプｙ層の
場合よりも低（する必要がある。即ち、単結晶シラコン
層を用いて８ＢＤを形成する場合には当鋏領域の不純物
浸度は１０１＠〜１０ ／１が望ましいのに対して、多
結晶シリフン層の場合には１０〜１０ ／為とするの
が望ましい、これは、多結晶Ｖリコン層内の不純物分布
が不均一になり易いため、従来の１１ＢＤと同じ不純物
談度とした場合には局部的に高淡変領域がｌｌ成される
結果、その部分にはＶ璽ットキーパリアが形成されなく
なってしまうからである。第５図は上記実施例の応用例
を示す断面図である。この応用例においては、多結晶シ
ラコン層１４におけるカソード電極取出用の高淡度膳
層領域ＩＪの両側に低濃度襲−型領域１１．，１Ｍ、が
形成されている。モして鳳一層領域１２Ｓには二つのア
ノード電極１８．。
は従来知られていなかったから、多結晶シリコン層を用
いた場合にも８ＢＤが形成されるのみならず、このよう
な特性が得られるということは発明者等にとっても予想
外の結果であった。ただし、多結晶シラコン層により８
ＢＤを形成するためには、上記実施例にも示したように
、バリアメタル１ｄとの間でν璽ツ）キー −バリアを
形成する朧一層領域の不純物淡度を単結晶シリプｙ層の
場合よりも低（する必要がある。即ち、単結晶シラコン
層を用いて８ＢＤを形成する場合には当鋏領域の不純物
浸度は１０１＠〜１０ ／１が望ましいのに対して、多
結晶シリフン層の場合には１０〜１０ ／為とするの
が望ましい、これは、多結晶Ｖリコン層内の不純物分布
が不均一になり易いため、従来の１１ＢＤと同じ不純物
談度とした場合には局部的に高淡変領域がｌｌ成される
結果、その部分にはＶ璽ットキーパリアが形成されなく
なってしまうからである。第５図は上記実施例の応用例
を示す断面図である。この応用例においては、多結晶シ
ラコン層１４におけるカソード電極取出用の高淡度膳
層領域ＩＪの両側に低濃度襲−型領域１１．，１Ｍ、が
形成されている。モして鳳一層領域１２Ｓには二つのア
ノード電極１８．。
１＃、が形成され、また１１″″′蓋領域１１．にもて
いる、その他の構成は第３図の実施例と同様である。こ
のような構成とすることにより、第６図の等価回路に示
されるカソードを共通とした四つの８ＢＤ回路を形成す
ることができる。
いる、その他の構成は第３図の実施例と同様である。こ
のような構成とすることにより、第６図の等価回路に示
されるカソードを共通とした四つの８ＢＤ回路を形成す
ることができる。
第７図はｐＨ多結蟲シデプン層Ｆを用いた第５図同様の
応用例を示す断面図である。この場舎砿二はカソード電
極１＃、〜１＃４とｐ−型領域１：、Ｉｌｔ”との間に
Ｖ璽ットキーバツアが形成され、１ノード電極ＩＪとν
ｆｆｉ領域Ｊ Ｊ’との間はオーミック接続されること
になる。
応用例を示す断面図である。この場舎砿二はカソード電
極１＃、〜１＃４とｐ−型領域１：、Ｉｌｔ”との間に
Ｖ璽ットキーバツアが形成され、１ノード電極ＩＪとν
ｆｆｉ領域Ｊ Ｊ’との間はオーミック接続されること
になる。
この結果、第８図の等価回略図に示すようにアノードを
共通とする４人力８ＢＤ端子構造が得られる。
共通とする４人力８ＢＤ端子構造が得られる。
なお、上記の実施例および応用例におけるバリアメタル
１＃としては例えばムＪ、ムＪｌ −Ｃｗ、ムｊ−８１
、ムｊ −８１−Ｃｗ、、Ｐｔ％’ｒ１％Ｗ。
１＃としては例えばムＪ、ムＪｌ −Ｃｗ、ムｊ−８１
、ムｊ −８１−Ｃｗ、、Ｐｔ％’ｒ１％Ｗ。
Ｍ・、Ｎｉ等多結晶シヅコン層との間（：νヅットキー
パツアを形成する金属なら何を用いてもよい、又、絶縁
層については、８１０．．８１Ｎ。
パツアを形成する金属なら何を用いてもよい、又、絶縁
層については、８１０．．８１Ｎ。
ポリイミド等を用いても嵐い、他方、電極材料としては
ムｊあるいはムｊ合金を用いるのが好ましい。
ムｊあるいはムｊ合金を用いるのが好ましい。
以上詳述したように１本発明によれば絶縁物層上に設け
た多結晶Ｖヲプン層１；ν璽ットキーパツアダイオード
を形成することにより集積度の向上および高速動作化を
達成した半導体装置を提供できるものである。
た多結晶Ｖヲプン層１；ν璽ットキーパツアダイオード
を形成することにより集積度の向上および高速動作化を
達成した半導体装置を提供できるものである。
第１図はバイポーラ集積回路内に組み込んで形成された
８ＢＤの１例を示す断面図であり、第意図はその等価回
路図、第３図は本発明の１実施例になる半導体装置の断
面図、第４図は第３図の実施例になるＩＩＢＤの特性を
従来の８ＢＤ。 の特性と比較して示す線図、第５図は本発明の応用例を
示す断面図であり第６図はその等価回路図、第１図は本
発明の他の応−用例を示す断面図であり、第８ＷＡはそ
の等価回路図である。 １１−・・絶縁物層、１１ ＃ １１＠ 、 Ｊ １
＠ ”’ｎｎ領領域１１，１１．．１１．・・・鳳ｌ１
ＩＩＩ域、１４．１４’−多結晶シツブｙ層、ＩＪ・・
・８ＩＯ８膜、１６・・・バリアメタル層、１１・・・
電極材料層、ＩＩｌ、１Ｂ１．１８．・・・アノード電
極％ １９゜１＃、〜１１．・・・カソード電極、ｉｓ
”−ｐ ｍ領域、ＪＪ、’、ＪＪ、”−・・ν１■域
。 出願人代理人 弁理士 鈴 江 武 彦特開昭５８−
１７６８０ （５） 第７図 第８Ｒ
８ＢＤの１例を示す断面図であり、第意図はその等価回
路図、第３図は本発明の１実施例になる半導体装置の断
面図、第４図は第３図の実施例になるＩＩＢＤの特性を
従来の８ＢＤ。 の特性と比較して示す線図、第５図は本発明の応用例を
示す断面図であり第６図はその等価回路図、第１図は本
発明の他の応−用例を示す断面図であり、第８ＷＡはそ
の等価回路図である。 １１−・・絶縁物層、１１ ＃ １１＠ 、 Ｊ １
＠ ”’ｎｎ領領域１１，１１．．１１．・・・鳳ｌ１
ＩＩＩ域、１４．１４’−多結晶シツブｙ層、ＩＪ・・
・８ＩＯ８膜、１６・・・バリアメタル層、１１・・・
電極材料層、ＩＩｌ、１Ｂ１．１８．・・・アノード電
極％ １９゜１＃、〜１１．・・・カソード電極、ｉｓ
”−ｐ ｍ領域、ＪＪ、’、ＪＪ、”−・・ν１■域
。 出願人代理人 弁理士 鈴 江 武 彦特開昭５８−
１７６８０ （５） 第７図 第８Ｒ
Claims (1)
- 絶縁物層上に形成された多結晶シリコン層れ該多結晶シ
リコン層に互い１：隣接して設けられた１導電朧の低濃
度不純物領域および同導電型の高濃度不純物領域と、前
記低濃度不純物領域との接触界面にν璽ットキーパツア
を形成して設けられた電極と、前記高濃度不純物領域に
オー１ツク接触して設けられた電極とを具備したことを
特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56115791A JPS5817680A (ja) | 1981-07-23 | 1981-07-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56115791A JPS5817680A (ja) | 1981-07-23 | 1981-07-23 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5817680A true JPS5817680A (ja) | 1983-02-01 |
Family
ID=14671151
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56115791A Pending JPS5817680A (ja) | 1981-07-23 | 1981-07-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5817680A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6045052A (ja) * | 1983-08-22 | 1985-03-11 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPS60253256A (ja) * | 1984-05-30 | 1985-12-13 | Fujitsu Ltd | 半導体装置 |
| US4952984A (en) * | 1987-10-19 | 1990-08-28 | U.S. Philips Corporation | Display device including lateral schottky diodes |
| US4965643A (en) * | 1989-03-06 | 1990-10-23 | United Technologies Corporation | Schottky diode for integrated circuits |
-
1981
- 1981-07-23 JP JP56115791A patent/JPS5817680A/ja active Pending
Cited By (4)
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|---|---|---|---|---|
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