JPS59165459A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
- Publication number
- JPS59165459A JPS59165459A JP58039428A JP3942883A JPS59165459A JP S59165459 A JPS59165459 A JP S59165459A JP 58039428 A JP58039428 A JP 58039428A JP 3942883 A JP3942883 A JP 3942883A JP S59165459 A JPS59165459 A JP S59165459A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- photosensitive resin
- resin layer
- transparent
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は例えば液晶表示器において表示画素の選択の
ために用いられる薄膜トランジスタの製造方法に関する
。
ために用いられる薄膜トランジスタの製造方法に関する
。
く背 景〉
この種の薄膜トランジスタにおいて、ターンオン時間を
短かくする点及びドレイン電流を大きくする点から、ソ
ース電極及びドレイン電極の間隔、いわゆるチャネル長
を小さくすることが望まれている。チャネル長を小さく
するには、ゲート電極をフォトエツチングにより形成す
る際に用いるマスクと、ソース電極及びドレイン電極を
フォトエツチングにより形成する際に用いるマスクとの
相対位相を正確に一致させる必要があり、この点からチ
ャネル長を小さくするには限にかあった。
短かくする点及びドレイン電流を大きくする点から、ソ
ース電極及びドレイン電極の間隔、いわゆるチャネル長
を小さくすることが望まれている。チャネル長を小さく
するには、ゲート電極をフォトエツチングにより形成す
る際に用いるマスクと、ソース電極及びドレイン電極を
フォトエツチングにより形成する際に用いるマスクとの
相対位相を正確に一致させる必要があり、この点からチ
ャネル長を小さくするには限にかあった。
このような点よシいわゆるセルフアライメントの手法を
用いることが提案されている。即ち透明基板にゲート電
極を不透明膜で形成し、このゲート電極を被ってゲート
絶縁膜を形成し、そのゲート絶縁膜上にアモルファスシ
リコン層を形成し、そのアモルファスシリコン層上にポ
ジタイプの感光性樹脂層を形成し、その感光性樹脂層に
対し、透明基板側から光を照射した後、現像してゲート
電極と対応する部分のみ感光性樹脂層を残し、その後、
その残った感光性樹脂層を含んで全体に金属層を形成し
、更に上記残った感光性樹脂層を除去することによりソ
ース電極及びドレイン電極を形成する。このようにすれ
ば、ソース電極及びドレイン電極の形成はゲート電極を
マスクとしているため、これら電極の位置合せを自動的
に、かつ正確に行うことができ、チャネル長を小さくす
ることができる。しかし、このようにして形成された薄
膜トランジスタによれば、アモルファスシリコン層が外
部に現われた状態となっているだめ、例えばこの薄膜ト
ランジスタを液晶表示器に用いると、アモルファスシリ
コン層が液晶と接するために動作が不安定になる。この
点より薄膜トランジスタの全体を二酸化膜などで被覆す
る必要があり、構造が複雑になる欠点がある。
用いることが提案されている。即ち透明基板にゲート電
極を不透明膜で形成し、このゲート電極を被ってゲート
絶縁膜を形成し、そのゲート絶縁膜上にアモルファスシ
リコン層を形成し、そのアモルファスシリコン層上にポ
ジタイプの感光性樹脂層を形成し、その感光性樹脂層に
対し、透明基板側から光を照射した後、現像してゲート
電極と対応する部分のみ感光性樹脂層を残し、その後、
その残った感光性樹脂層を含んで全体に金属層を形成し
、更に上記残った感光性樹脂層を除去することによりソ
ース電極及びドレイン電極を形成する。このようにすれ
ば、ソース電極及びドレイン電極の形成はゲート電極を
マスクとしているため、これら電極の位置合せを自動的
に、かつ正確に行うことができ、チャネル長を小さくす
ることができる。しかし、このようにして形成された薄
膜トランジスタによれば、アモルファスシリコン層が外
部に現われた状態となっているだめ、例えばこの薄膜ト
ランジスタを液晶表示器に用いると、アモルファスシリ
コン層が液晶と接するために動作が不安定になる。この
点より薄膜トランジスタの全体を二酸化膜などで被覆す
る必要があり、構造が複雑になる欠点がある。
〈発明の概要〉
この発明の目的は短かいチャネル長を容易にかつ正確に
作ることができ、しかも構造が簡単な薄膜トランジスタ
の製造方法を提供することにある。
作ることができ、しかも構造が簡単な薄膜トランジスタ
の製造方法を提供することにある。
この発明によれば透明絶縁基板上に、ゲート電極ではな
く、ドレイン電極及びソース電極を形成し、これらドレ
イン電極及びソース電極間にわたってアモルファスシリ
コン又は多結晶シリコンなど６半導体シリコン層を形成
し、その半導体シリコン層を被ってゲート絶縁膜を形成
し、このゲート絶縁膜上に透明電極を形成し、更にその
上にネガタイプの感光性樹脂層を形成し、その感光性樹
脂層に対して透明基板側より露光し、更に現像し、残っ
た感光性樹脂層をマスクとして透明電極をエツチングし
てゲート電極を得る。このようにしてゲート電極を得る
ための感光性樹脂層の露光を、ドレイン電極及びソース
電極をマスクとして行うため、つまりいわゆるセルフア
ライメント手法によりドレイン電極及びソース電極とゲ
ート電極との相対位置が正確に得られる。
く、ドレイン電極及びソース電極を形成し、これらドレ
イン電極及びソース電極間にわたってアモルファスシリ
コン又は多結晶シリコンなど６半導体シリコン層を形成
し、その半導体シリコン層を被ってゲート絶縁膜を形成
し、このゲート絶縁膜上に透明電極を形成し、更にその
上にネガタイプの感光性樹脂層を形成し、その感光性樹
脂層に対して透明基板側より露光し、更に現像し、残っ
た感光性樹脂層をマスクとして透明電極をエツチングし
てゲート電極を得る。このようにしてゲート電極を得る
ための感光性樹脂層の露光を、ドレイン電極及びソース
電極をマスクとして行うため、つまりいわゆるセルフア
ライメント手法によりドレイン電極及びソース電極とゲ
ート電極との相対位置が正確に得られる。
〈実施例〉
次にこの発明による薄膜トランジスタの製造方法の実施
例を図面を参照して説明しよう。
例を図面を参照して説明しよう。
第１図に示すようにガラスなどの透明絶縁基板１１上に
、ニクロム、クロム、モリブデンなどの不透明金属層を
、１０００〜２００ＯＡ程度、蒸着あるいはスパッタリ
ングにょｐ形成し、更にフォトエツチングによりドレイ
ン電極１２及びソース電極１３を形成する。
、ニクロム、クロム、モリブデンなどの不透明金属層を
、１０００〜２００ＯＡ程度、蒸着あるいはスパッタリ
ングにょｐ形成し、更にフォトエツチングによりドレイ
ン電極１２及びソース電極１３を形成する。
これらドレイン電極１２及びソース電極１３を含み透明
基板１１上にアモルファスシリコン、多結晶シリコンな
どの半導体シリコン層を例えば３０００Ａの厚さで、プ
ラズマＣＶＤ（化学的気相成長）法によシ形成し、これ
に対してフォトエツチングによＩ）第２図に示すように
トレイン電極１２及びソース電極１３にまたがった半導
体ンリコン層１４、いわゆるチャネル領域を形成する。
基板１１上にアモルファスシリコン、多結晶シリコンな
どの半導体シリコン層を例えば３０００Ａの厚さで、プ
ラズマＣＶＤ（化学的気相成長）法によシ形成し、これ
に対してフォトエツチングによＩ）第２図に示すように
トレイン電極１２及びソース電極１３にまたがった半導
体ンリコン層１４、いわゆるチャネル領域を形成する。
次に半導体シリコン層１４の全体を被って透明基板１１
上にゲート絶縁膜１５を第３図に示すように形成する。
上にゲート絶縁膜１５を第３図に示すように形成する。
ゲート絶縁膜１５は例えば窒化シリコン（ＳｉＮ２）又
は二酸化シリコンの２０００〜３０００Ｘの層からなシ
、プラズマＣＶＤ法により形成することができる。
は二酸化シリコンの２０００〜３０００Ｘの層からなシ
、プラズマＣＶＤ法により形成することができる。
更に第４図に示すようにゲート絶縁膜１５上に１０００
久以下、例えば４００〜５００Ａ程度の厚さの透明電極
１６を、Ｉ Ｔ Ｏ（Ｉｎ２０ｇ及びＳｎ□＋の混合物
）又は酸化錫を蒸着、あるいはスパッタリングにより形
成する。透明電極１６上にネガタイプの感光性樹脂層１
７を形成する。この感光性樹脂層１７に対し、透明基板
１１側から紫外線１８を露光する。
久以下、例えば４００〜５００Ａ程度の厚さの透明電極
１６を、Ｉ Ｔ Ｏ（Ｉｎ２０ｇ及びＳｎ□＋の混合物
）又は酸化錫を蒸着、あるいはスパッタリングにより形
成する。透明電極１６上にネガタイプの感光性樹脂層１
７を形成する。この感光性樹脂層１７に対し、透明基板
１１側から紫外線１８を露光する。
この露光により感光性樹脂層１７の光が照射された部分
は硬化する。従って現像すると、第５図に示すように、
ドレイン電極１２及びソース電極１３が、マスクとして
作用した感光性樹脂層のパターン１７ｐが形成される。
は硬化する。従って現像すると、第５図に示すように、
ドレイン電極１２及びソース電極１３が、マスクとして
作用した感光性樹脂層のパターン１７ｐが形成される。
この感光性樹脂層のパターン１７ｐをマスクとして透明
電極１６をエツチングして第６図に示すように感光性樹
脂層のパターン１７ｐで被われた部分の透明電極がゲー
ト電極１６ｇとして得られる。
電極１６をエツチングして第６図に示すように感光性樹
脂層のパターン１７ｐで被われた部分の透明電極がゲー
ト電極１６ｇとして得られる。
く効 果〉
この実施例に示すように、予め形成したドレイン電極１
２、ソース電極１３をマスクとして露光現像することに
よシゲート電極１６ｇの位置が決定され、いわゆるセル
フアライメントがなされ、ドレイン電極１２及びソース
電極１３とゲート電極１６ｇとの相対位相は必ず一定の
関係となシ、ドレイン電極−１２及びソース電極１３の
間隔を小とし、いわゆるチャネル長りを小さくすること
ができ、従ってターンオン時間が短かく、かつドレイン
電流が大きいものを容易に得ることかでき、かつ、この
薄膜トランジスタを、大面積、高集積度のマトリックス
アレイとして実現し、しかもその素子間のバラツキを著
しく小さくすることが可能である。また第６図から理解
されるように半導体シリコン層１３、いわゆるチャネル
領域はゲート絶縁膜１５で被われているため、外部と接
触することがなく、例えば液晶表示器内に用いても、特
に保腹膜を形成しなくても安定に動作するものとなシ、
それぞれ構造が筒中、なものと々る。
２、ソース電極１３をマスクとして露光現像することに
よシゲート電極１６ｇの位置が決定され、いわゆるセル
フアライメントがなされ、ドレイン電極１２及びソース
電極１３とゲート電極１６ｇとの相対位相は必ず一定の
関係となシ、ドレイン電極−１２及びソース電極１３の
間隔を小とし、いわゆるチャネル長りを小さくすること
ができ、従ってターンオン時間が短かく、かつドレイン
電流が大きいものを容易に得ることかでき、かつ、この
薄膜トランジスタを、大面積、高集積度のマトリックス
アレイとして実現し、しかもその素子間のバラツキを著
しく小さくすることが可能である。また第６図から理解
されるように半導体シリコン層１３、いわゆるチャネル
領域はゲート絶縁膜１５で被われているため、外部と接
触することがなく、例えば液晶表示器内に用いても、特
に保腹膜を形成しなくても安定に動作するものとなシ、
それぞれ構造が筒中、なものと々る。
なおドレイン電極１２．は、ソース電極１３はゲート電
極１６ｇの形成時のセルフアライメントに必要表部分の
みが不透明であればよく、その他は透明でもよく、例え
ば液晶表示器に用いる場合は画素電極とする部分は透明
電極とされる。
極１６ｇの形成時のセルフアライメントに必要表部分の
みが不透明であればよく、その他は透明でもよく、例え
ば液晶表示器に用いる場合は画素電極とする部分は透明
電極とされる。
第１図乃至第６図はこの発明の一実施例の工程を説明す
るための断面図である。 １１：透明絶縁基板、１２ニドレイン電極、１３：ソー
ス電極、１４：半導体シリコン層、１５：ゲート絶縁膜
、１６：透明電極、１６ｇ：ゲート電極、１７：感光性
樹脂層、１８：紫外線。 特許出願人 星電器製造株式会社 代理人草野 卓 オ １ 図 １７２１Ｄ ４ 斧４ ダ 飢１ｓ’ ＬＢＪ オ ５図 ４ ル６肥
るための断面図である。 １１：透明絶縁基板、１２ニドレイン電極、１３：ソー
ス電極、１４：半導体シリコン層、１５：ゲート絶縁膜
、１６：透明電極、１６ｇ：ゲート電極、１７：感光性
樹脂層、１８：紫外線。 特許出願人 星電器製造株式会社 代理人草野 卓 オ １ 図 １７２１Ｄ ４ 斧４ ダ 飢１ｓ’ ＬＢＪ オ ５図 ４ ル６肥
Claims (1)
- （１）透明絶縁基板上に不透明のドレイン電極及びソー
ス電極を形成する工程と、これらドレイン電極及びソー
ス電極間にわたって半導体シリコン層を上記基板上に形
成する工程と、その半導体シリコン層を被ってゲート絶
縁膜を形成する工程と、そのゲート絶縁膜上に透明電極
を形成する工程と、その透明電極上に、光により硬化す
る感光性樹脂層を形成する工程と、上記基板側から上記
ドレイン電極及びソース電極をマスクとして上記感光性
樹脂層に光を照射した後、現像して上記感光性樹脂層の
光が照射されない部分を除去する工程と、その現稼によ
υ残った感光性樹脂層をマスクとして上記透明電極をエ
ツチングしてゲート電極を作る工程とを有する薄膜トラ
ンジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58039428A JPS59165459A (ja) | 1983-03-09 | 1983-03-09 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58039428A JPS59165459A (ja) | 1983-03-09 | 1983-03-09 | 薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59165459A true JPS59165459A (ja) | 1984-09-18 |
Family
ID=12552723
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58039428A Pending JPS59165459A (ja) | 1983-03-09 | 1983-03-09 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59165459A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6230376A (ja) * | 1985-07-31 | 1987-02-09 | Fujitsu Ltd | 薄膜トランジスタの製造方法 |
| JPH02203539A (ja) * | 1989-02-01 | 1990-08-13 | Nec Corp | Ｔｆｔアレイの形成方法 |
| US6380009B1 (en) | 1999-03-27 | 2002-04-30 | U.S. Philips Corporation | Method of manufacturing thin film transistors |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5818966A (ja) * | 1981-07-27 | 1983-02-03 | Toshiba Corp | 薄膜電界効果トランジスタの製造方法 |
-
1983
- 1983-03-09 JP JP58039428A patent/JPS59165459A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5818966A (ja) * | 1981-07-27 | 1983-02-03 | Toshiba Corp | 薄膜電界効果トランジスタの製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6230376A (ja) * | 1985-07-31 | 1987-02-09 | Fujitsu Ltd | 薄膜トランジスタの製造方法 |
| JPH02203539A (ja) * | 1989-02-01 | 1990-08-13 | Nec Corp | Ｔｆｔアレイの形成方法 |
| US6380009B1 (en) | 1999-03-27 | 2002-04-30 | U.S. Philips Corporation | Method of manufacturing thin film transistors |
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