JPS59172060A - 多重処理システムの制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （ａ）発明の技術分野 本発明は複数のマイクロプロセッサを用い、複数のタス
クを該マ・イクロプロセノサが分担して処理する多重処
理システムに係り、特に制御順位を上位と下位とに分け
て処理する場合、下位のマイクロプロセッサの処理時間
を短縮しシステム全体の効率を向上する多重処理システ
ムの制御方式に関する。

（ｂ）従来技術と問題点 複数のマイクロプロセッサにより構成される多重処理シ
ステムに於て、複数のタスクを処理する為各マイクロプ
ロセッサが制御を行う場合、制御順位が上位と下位に分
かれている時は上位のマイクロプロセッサと下位のマイ
クロプロセッサ間にインタフェースのレジスタが設けら
れ、命令と該命令に伴う情報が該レジスタを経て上位マ
イクロプロセッサから下位マイクロプロセッサへ伝達さ
れ、処理した結果は該レジスタを経て上位マイクロプロ
セッサに報告されていた。従って上位マイクロプロセッ
サは命令と情報を作成する必要があり、下位マイクロプ
ロセッサは該命令と情報を解析し、自分が実行すべき仕
事の内容を理解した後。

処理を実行していた。ところが該命令と情報の解析に多
くの時間を必要とする場合があり、又解析用のプログラ
ムも必要とする欠点がある。

（（）発明の目的 本発明の目的は上記欠点を除く為、下位マイクロプロセ
ッサの命令と情報の解析を行う必要を無くして、該時間
の節減を計り、高速で効率の良い多重処理システムの制
御方式を提供する事にある。

（ｄ）発明の構成 本発明の構成は複数のマイクロプロセッサにより構成さ
れる各市処理システムにおいて、下位に位置するマイク
ロプロセッサに対し、制御記憶に格納されている処理す
べきプログラムを上位に位置するマイクロプロセッサに
より直接指示するようにし１且つ前記処理すべきプログ
ラムは、前記上位に位置するマイクロプロセッサにより
前記制御記憶に対してロードされる様にしたものである
。

（ｅ）発明の実施例 本発明は上位マイクロプロセッサが下位マイクロプロセ
ッサに与える命令と情報を作成する時間と、下位マイク
ロプロセッサのプログラムカウンタに直接下位マイクロ
プロセッサが処理する内容をプログラムアドレスで指示
する為の処理に要する時間が同じである事と、ハードウ
ェア上にも差が無い事から、下位マイクロプロセッサの
命令と情報の解析時間を省略する事で高速で効率の良い
多重処理システムを構築するものである。

第１図は本発明の適用される多重処理システムの一例を
示す。本例は高速印字装置である。主マイクロプロセッ
サ１は上位のマイクロプロセッサであり、印字データを
処理するデータ処理部２及びイメージ処理等を行うＢＧ
（ビジネスグラフインク）処理部３には夫々マイクロプ
ロセッサが用いられ５主マイクロプロセツサ１の制御に
より。

夫々の機能に応した処理を行っている。特に高速処理を
要するものは論理回路部４により処理され。

印字部５を制御し高速印字を実施している。従ってデー
タ処理部２とＢＧ処理部３のマ・イクロプロセソサは下
位に位置するマイクロプロセッサとなる。又主マイクロ
プロセッサ１は端子ＡよりホストＷｔ算機に接続され制
御を受ける。

第２図は本発明の一実施例を説明するブロック図である
。上位マイクロプロセッサ６は第１図主マイクロプロセ
ッサ１に該当するもので、マイクロプロセ・ノサ１０及
び１５は下位マイクロプロセッサである。従って第１図
のデータ処理部２及びＢＧ処理部３に用いられるマイク
ロプロセッサに該当する。上位マイクロプロセッサ６は
マルチプレクサ１１を制御してプログラムカウンタ１２
を上位マイクロプロセッサ６に接続する。ここで上位マ
イクロプロセッサ６は制御記憶１４に格納されでいる下
位マイクロプロセッサ１０が処理すべき内容に応したマ
イクロプログラムのアドレスをセントする。次にマルチ
プレクサ１１をマイクロプロセッサ１０側に切り替え、
マイクロプロセッサ１０を起動する。マイクロプロセッ
サ１０はプログラムカウンタ１２の指示するアドレスで
マルチプレクサ１３を経て制御記憶１４のマイクロプロ
グラム、を続出し処理を行う。従って下位のマイクロプ
ロセッサ１０は上位より与えられる複数の処理に対する
解析動作は不要であり、処理速度が向上する。

又多種類のプログラムを処理する場合には、上位マイク
ロプロセッサ６は補助記憶装置７を用い。

ダイレクトメモリアクセス（ＤＭＡ）回路８を駆動し、
マルチプレクサＩ３をＤＭ八へ路８側に切り替え、制御
記憶１４に動的にプログラムをロードして処理を実施す
る。

マイクロプロセッサ１５．プログラムカウンタ１７、制
御記憶１９．マルチプレクサ１６及びＩ８で構成される
回路の動作は上記と同一であり。

詳細説明は省略する。

（ｆ）発明の詳細 な説明した如く９本発明は下位マイクロプロセッサが上
位マイクロプロセッサの指示する命令と情報を解析する
ことなく、プログラムカウンタの指示する制御記憶のマ
イクロプログラムを処理するため処理時間が短縮され効
率が向上するのみならず、多種類のプログラムを動的に
ロードして処理する為、其の効果は大なるものがある。

【図面の簡単な説明】

第１図は本発明の適用される多重処理システムの一例を
示す図、第２図は本発明の一実施例を説明するブロック
図である。 ■−は主マイクロプロセッサ、２はデータ処理部。 ３はＢＧ処理部、６は上位マイクロプロセッサ。 ７は補助記憶装置、８，９はダイレクトメモリアクセス
（ＤＭＡ）回路、１０．１５はマイクロプロセッサ、１
２．１７はプログラムカウンタ、１４．１９は制御記憶
である。

Claims (1)

1. 【特許請求の範囲】 １）複数のマイクロプロセッサにより構成される多重処
   理システムにおいて、下位に位置するマイクロプロセッ
   サに対し、制御記憶に格納されている処理すべきプログ
   ラムを上位に位置するマイクロプロセッサにより直接指
   示するようにしたことを特徴とする多重処理システムの
   制御方式。 ２）前記処理すべきプログラムは、前記上位に位置する
   マイクロプロセッサにより前記制御記憶に対してロード
   されることを特徴とする特許請求の範囲第１項記載の多
   重処理システムの制御方式。