JPS59172247A - 半導体装置の製法 - Google Patents
半導体装置の製法Info
- Publication number
- JPS59172247A JPS59172247A JP58046448A JP4644883A JPS59172247A JP S59172247 A JPS59172247 A JP S59172247A JP 58046448 A JP58046448 A JP 58046448A JP 4644883 A JP4644883 A JP 4644883A JP S59172247 A JPS59172247 A JP S59172247A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- semiconductor
- opening section
- insulating layer
- polycrystalline silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/018—Manufacture or treatment of isolation regions comprising dielectric materials using selective deposition of crystalline silicon, e.g. using epitaxial growth of silicon
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
Landscapes
- Recrystallisation Techniques (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置の製法、特に高集積度の大規模半導
体集積回路（ＬＳＩ）に適した製法に関する。
体集積回路（ＬＳＩ）に適した製法に関する。
背景技術とその問題点
大規模半導体集積回路の高集積度化には例えば素子領域
間の分離幅の微小化及び表面の平坦化が必要である。従
来の高集積度の半導体装置における選択分割技術として
はいわゆる選択酸化によるものがしられている。しかし
ながらこの選択酸化による絶縁分離はいわゆるバースピ
ークが生じるために素子領域間の分離幅を小さくするに
は限界があった。同時に素子領域表面及び絶縁層！ｉｉ
１を層の表面を含む全表面を平坦化することが困難であ
った。
間の分離幅の微小化及び表面の平坦化が必要である。従
来の高集積度の半導体装置における選択分割技術として
はいわゆる選択酸化によるものがしられている。しかし
ながらこの選択酸化による絶縁分離はいわゆるバースピ
ークが生じるために素子領域間の分離幅を小さくするに
は限界があった。同時に素子領域表面及び絶縁層！ｉｉ
１を層の表面を含む全表面を平坦化することが困難であ
った。
発明の目的
本発明は上述の点に鑑み、素子領域間の分離幅を微小化
し且つ表面の平坦化を可能にした高集積度の半導体装置
の製法を提供するものである。
し且つ表面の平坦化を可能にした高集積度の半導体装置
の製法を提供するものである。
発明の概要
本発明は、半導体基体の（１００）面上面上に開口部を
有する絶縁層を形成する工程、気相成長により絶縁層と
開口部に半導体層を夫々の上面が略同じ高さになる様に
形成する工程及び開口部の半導体層に素子を形成する工
程を有してなるものである。
有する絶縁層を形成する工程、気相成長により絶縁層と
開口部に半導体層を夫々の上面が略同じ高さになる様に
形成する工程及び開口部の半導体層に素子を形成する工
程を有してなるものである。
この発明の製法では、素子領域間を絶縁分離する分離幅
が微小化され、表面も平坦化されるもので、従って大規
模半導体集積回路の高集積度化が図れる。
が微小化され、表面も平坦化されるもので、従って大規
模半導体集積回路の高集積度化が図れる。
実施例
先ず本発明で利用する現象について説明する。
第１図に示すように半導体基体例えばシリコン半導体基
体（１）の表面に開口部（２）を有した絶縁層例えばＳ
ｉＯ２層（３）を被着形成した後、全面にＳｉＨ４によ
る気相成長を行った場合、ｊｍ常５ｉ０２層（３）の膜
厚は開口部（２）内に成長したエピタキシャル層（４）
とＳ ｉ０２層（３）」二に成長した多結晶シリコン層
（５）間の表面での段差ｄとして測定されると考えられ
てきた。しかしながら、本発明者達の研究によれば、そ
の段差ｄは半導体基体（１）の結晶方位面によって異な
る値を示すことが判明した。即ち例えばＳｉＯ２層（３
）の膜厚を５０００人（第２図参Ｉ（＠）として気相成
長させた場合、主面が（１１１）面の半導体基体におい
ては第２図Ａに示す様にその段差ｄがＳｉＯ２層（３）
の厚さと同じ値、もしくはそれ以上の値となることが観
測される。しかし、主面が（１００）面の半導体基体に
おいては、第２図Ｂに示す様にその段差ｄが極めて小さ
い値であることが観測される。従って、基体として（１
００）面の半導体基体を用いて、所要の気相成長条件下
でエピタキシャル成長を行えば、多結晶シリコン層とエ
ピタキシャル層との段差をなくしてその表面を最終的に
平坦化することが可能となる。
体（１）の表面に開口部（２）を有した絶縁層例えばＳ
ｉＯ２層（３）を被着形成した後、全面にＳｉＨ４によ
る気相成長を行った場合、ｊｍ常５ｉ０２層（３）の膜
厚は開口部（２）内に成長したエピタキシャル層（４）
とＳ ｉ０２層（３）」二に成長した多結晶シリコン層
（５）間の表面での段差ｄとして測定されると考えられ
てきた。しかしながら、本発明者達の研究によれば、そ
の段差ｄは半導体基体（１）の結晶方位面によって異な
る値を示すことが判明した。即ち例えばＳｉＯ２層（３
）の膜厚を５０００人（第２図参Ｉ（＠）として気相成
長させた場合、主面が（１１１）面の半導体基体におい
ては第２図Ａに示す様にその段差ｄがＳｉＯ２層（３）
の厚さと同じ値、もしくはそれ以上の値となることが観
測される。しかし、主面が（１００）面の半導体基体に
おいては、第２図Ｂに示す様にその段差ｄが極めて小さ
い値であることが観測される。従って、基体として（１
００）面の半導体基体を用いて、所要の気相成長条件下
でエピタキシャル成長を行えば、多結晶シリコン層とエ
ピタキシャル層との段差をなくしてその表面を最終的に
平坦化することが可能となる。
本発明はこの様な現象を利用したものである。
以下、本発明の詳細な説明する。
第３図は本発明の一実施例である。本例においては先ず
第３図Ａに示す様にその主面が（１００）面を有する半
導体基体、例えばシリコン半導体基体（１１）を用意し
、この−ヒに所定の厚さの絶縁層例えばＳｉＯ２層（２
）を被着形成する。そしてこの５ｉＯ２Ｎ（１２）の所
要部分を選択エツチング等によって除去し開口部（１３
）を形成する。
第３図Ａに示す様にその主面が（１００）面を有する半
導体基体、例えばシリコン半導体基体（１１）を用意し
、この−ヒに所定の厚さの絶縁層例えばＳｉＯ２層（２
）を被着形成する。そしてこの５ｉＯ２Ｎ（１２）の所
要部分を選択エツチング等によって除去し開口部（１３
）を形成する。
次に、第３図Ｂに示す様に例えばＳｉＨ４を用いた気相
成長によって開口部（１３）内及びＳｉ０２Ｍ（１２）
上に気相成長層すなわち夫々エピタキシャル層（１４）
及び多結晶シリコンＩｎ（１５）を夫々の上面がほぼ同
じ高さになる様に形成する。
成長によって開口部（１３）内及びＳｉ０２Ｍ（１２）
上に気相成長層すなわち夫々エピタキシャル層（１４）
及び多結晶シリコンＩｎ（１５）を夫々の上面がほぼ同
じ高さになる様に形成する。
次に、第３図Ｃに示す様にこの気相成長層を全面に百っ
てその多結晶シリコン層（１５）のｊす、さ分だげエツ
チングする。即ちこのエツチングによって５ｉ０２）Ｗ
（１２）と開口部内のエピタキシャル層（１４）とは
同一面となる。次いでこの開口部（１３）内のエピタキ
シャルＭ（１４）に所要の素子を形成する様になす。
てその多結晶シリコン層（１５）のｊす、さ分だげエツ
チングする。即ちこのエツチングによって５ｉ０２）Ｗ
（１２）と開口部内のエピタキシャル層（１４）とは
同一面となる。次いでこの開口部（１３）内のエピタキ
シャルＭ（１４）に所要の素子を形成する様になす。
尚、５ｉ０２１輔（１２）上の多結晶シリコン層（１５
）は全部エツチング除去する代わりに、例えば途中まで
エツチング除去して後に、その残った多結晶シリコン層
を酸化して絶縁層化させることもできる。
）は全部エツチング除去する代わりに、例えば途中まで
エツチング除去して後に、その残った多結晶シリコン層
を酸化して絶縁層化させることもできる。
この様な製法によれば、ＳｉＯ２層（１２）の膜厚に相
当する微小領域即ちエピタキシャル層（１４）に素子を
形成するので微小な素子が構成される。そして、その微
小な素子領域は５１０２ｍ （１３）によって分離され
、しかもその分離幅は最初の開口部（１３）をパターニ
ングする際の精度によって正確に定められる。従ってそ
の分離幅はきわめて微小な幅に選定することができる。
当する微小領域即ちエピタキシャル層（１４）に素子を
形成するので微小な素子が構成される。そして、その微
小な素子領域は５１０２ｍ （１３）によって分離され
、しかもその分離幅は最初の開口部（１３）をパターニ
ングする際の精度によって正確に定められる。従ってそ
の分離幅はきわめて微小な幅に選定することができる。
又、ＳｉＯ２層（１２）と素子を形成するエピタキシャ
ルＪｔＷ（１４）とは互いに表面が平坦に形成される。
ルＪｔＷ（１４）とは互いに表面が平坦に形成される。
従って高集積度の大規模半導体集積回路がｉＪ造できる
。
。
第３図ではＳｉＯ２層（］２）上の多結晶シリコン層（
１５）を除去又は一部酸化するようにしたが、例えば多
結晶シリコン層（１５）にＳｉＯ２層を形成してＳｉＯ
２層−多結晶シリコン層−５ｉ０２層のサンドインチ構
造としこの多結晶シリコン層（１５）を配線等に利用す
ることができる。
１５）を除去又は一部酸化するようにしたが、例えば多
結晶シリコン層（１５）にＳｉＯ２層を形成してＳｉＯ
２層−多結晶シリコン層−５ｉ０２層のサンドインチ構
造としこの多結晶シリコン層（１５）を配線等に利用す
ることができる。
第４図は本発明の他の実施例を示す。本例では従来の選
択酸化技術を一部取り入れている。
択酸化技術を一部取り入れている。
先ず、第４図Ａに示す様に例えばシリコン半導体基体（
１１）の（１００’）面の主面に例えばリンシリケート
ガラス層（２１）とＳｉＯ２層（２２）を順次被着形成
して後、素子を形成すべき領域に限って選択エツチング
技術により開口部（１３）を形成する。
１１）の（１００’）面の主面に例えばリンシリケート
ガラス層（２１）とＳｉＯ２層（２２）を順次被着形成
して後、素子を形成すべき領域に限って選択エツチング
技術により開口部（１３）を形成する。
このリンシリケートガラス層（２１）とＳ ｉ０２層（
２２）との合計の厚さは例えば３０００人程度である。
２２）との合計の厚さは例えば３０００人程度である。
次に、第４図Ｂにボず様に全面に例えばＳｉＨ４を用い
た気相成長を行い、開口部（１３）内と５ｉＯ２１ｖＩ
（２２）上に夫々エピタキシャル１＠（１４）及び多結
晶シリコン層（１５）を形成する。エビタキシートルｆ
−（１，４）の厚みは１Ｉ程度である。この場合も多結
晶シリコン層（Ｉ５）とエピタキシャル層（１４）とは
その上面がほぼ同し高さになるように成長する。
た気相成長を行い、開口部（１３）内と５ｉＯ２１ｖＩ
（２２）上に夫々エピタキシャル１＠（１４）及び多結
晶シリコン層（１５）を形成する。エビタキシートルｆ
−（１，４）の厚みは１Ｉ程度である。この場合も多結
晶シリコン層（Ｉ５）とエピタキシャル層（１４）とは
その上面がほぼ同し高さになるように成長する。
次に、第４図Ｃに示す様にエピタキシャル層（１４）上
にＳ ４０２層及びＳ ｉ３Ｎ ４層を順次選択的に被
着した絶縁層（２３）を形成する。
にＳ ４０２層及びＳ ｉ３Ｎ ４層を順次選択的に被
着した絶縁層（２３）を形成する。
次に、多結晶シリコン層（１５）を例えば５０００人程
度選択エツチングして後、残った多結晶シリコン層（１
５）を選択酸化して絶縁層（２４）を形成する。この時
同時にリンシリケートガラス層（２Ｉ）からの不純物拡
散によって基体（１１）表面には例えばＮ＋形のチャン
ネルス］・ソバ領域（２５）が形成される。そして、絶
縁層（２３）を除去して、このエピタキシャル層（２４
）内に所要の素子を形成する。
度選択エツチングして後、残った多結晶シリコン層（１
５）を選択酸化して絶縁層（２４）を形成する。この時
同時にリンシリケートガラス層（２Ｉ）からの不純物拡
散によって基体（１１）表面には例えばＮ＋形のチャン
ネルス］・ソバ領域（２５）が形成される。そして、絶
縁層（２３）を除去して、このエピタキシャル層（２４
）内に所要の素子を形成する。
尚、Ｐ十形チャンネルストッパ領域を形成する場合には
リンシリケートガラス層に換えてボロンシリケートガラ
スｊ−を用いればよい。
リンシリケートガラス層に換えてボロンシリケートガラ
スｊ−を用いればよい。
この製法においては、選択酸化層（２４）の膜厚を薄く
形成することができ、選択酸化で生じる所謂バーズビー
クを小さくして微小分離を可能とし、同時に表面も平坦
化される。また、チャンネルストッパ領域（２５）と活
性層即ち素子が形成されるエピタキシャル層（１４）と
の距離が離せるので耐圧等においてを利である。従って
、第３図の場合と同様に大規模半導体集積回路の茜集積
度化が図れる。
形成することができ、選択酸化で生じる所謂バーズビー
クを小さくして微小分離を可能とし、同時に表面も平坦
化される。また、チャンネルストッパ領域（２５）と活
性層即ち素子が形成されるエピタキシャル層（１４）と
の距離が離せるので耐圧等においてを利である。従って
、第３図の場合と同様に大規模半導体集積回路の茜集積
度化が図れる。
発明の効果
」二連の本発明によれば、半導体基体の（１００）面主
面」−に開口部を有する絶縁層を形成し、気相成長によ
り絶縁層上と開口部に半導体層を夫々の上面が略同じ高
さになる様に形成し、開口部の半導体層に素子を形成す
るようにしたことにより、各素子領域を表面が平坦とな
るように分離でき、且つその分離幅を微小化できる。従
って１ｌｌｉ’ＩＥ積度の半導体装置が容易に製造でき
る。
面」−に開口部を有する絶縁層を形成し、気相成長によ
り絶縁層上と開口部に半導体層を夫々の上面が略同じ高
さになる様に形成し、開口部の半導体層に素子を形成す
るようにしたことにより、各素子領域を表面が平坦とな
るように分離でき、且つその分離幅を微小化できる。従
って１ｌｌｉ’ＩＥ積度の半導体装置が容易に製造でき
る。
第１図及び第２図は本発明の説明にｍする断面図、第３
図Ａ〜Ｃは本発明による製法の一実施例をボず工程図、
第４図Ａ−Ｄは本発明による製法の他の実施例を示す工
程図である。 ｆｌ、＋ （１１）は半導体基体、（１２）は絶縁層、
（１３）は開口部、（１４）はエピタキシャル層、（１
５） ハ多結晶シリコン層、（２４）は絶縁層である。 第１図 第２図 、＜ （１００）面 第３図 第４図
図Ａ〜Ｃは本発明による製法の一実施例をボず工程図、
第４図Ａ−Ｄは本発明による製法の他の実施例を示す工
程図である。 ｆｌ、＋ （１１）は半導体基体、（１２）は絶縁層、
（１３）は開口部、（１４）はエピタキシャル層、（１
５） ハ多結晶シリコン層、（２４）は絶縁層である。 第１図 第２図 、＜ （１００）面 第３図 第４図
Claims (1)
- 半導体基体の（１００）面上面」−に開口部を有する絶
縁層を形成する工程と、気相成長により上記絶縁層上と
開口部に半導体層を夫々の上面が略同じ商さになる様に
形成する工程と、」二記開ロ部の半導体層に素子を形成
する工程を有してなる半導体装置の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58046448A JPS59172247A (ja) | 1983-03-18 | 1983-03-18 | 半導体装置の製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58046448A JPS59172247A (ja) | 1983-03-18 | 1983-03-18 | 半導体装置の製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59172247A true JPS59172247A (ja) | 1984-09-28 |
Family
ID=12747433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58046448A Pending JPS59172247A (ja) | 1983-03-18 | 1983-03-18 | 半導体装置の製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59172247A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6185819A (ja) * | 1984-10-04 | 1986-05-01 | Mitsubishi Electric Corp | 半導体装置 |
| US5084407A (en) * | 1991-06-03 | 1992-01-28 | Motorola, Inc. | Method for planarizing isolated regions |
-
1983
- 1983-03-18 JP JP58046448A patent/JPS59172247A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6185819A (ja) * | 1984-10-04 | 1986-05-01 | Mitsubishi Electric Corp | 半導体装置 |
| US5084407A (en) * | 1991-06-03 | 1992-01-28 | Motorola, Inc. | Method for planarizing isolated regions |
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