JPS5820141B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPS5820141B2 JPS5820141B2 JP11324076A JP11324076A JPS5820141B2 JP S5820141 B2 JPS5820141 B2 JP S5820141B2 JP 11324076 A JP11324076 A JP 11324076A JP 11324076 A JP11324076 A JP 11324076A JP S5820141 B2 JPS5820141 B2 JP S5820141B2
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Description
【発明の詳細な説明】
本発明は高集積化可能な半導体装置、特に３次元に集積
化した半導体装置に関する。
化した半導体装置に関する。
一般に半導体集積回路装置は半導体基板表面に回路素子
を２次元的に配置しているが、これを３次元的に配置す
れば飛躍的な集積度の向上が期待できる。
を２次元的に配置しているが、これを３次元的に配置す
れば飛躍的な集積度の向上が期待できる。
具体的には、半導体層と絶縁層を交互に積層し各半導体
層内に回路素子を２次元的に作シ込むことによシ、この
ような３次元的配置を達成することができる。
層内に回路素子を２次元的に作シ込むことによシ、この
ような３次元的配置を達成することができる。
しかしながら、従来かかる半導体装置の実現は困難と考
えられていた。
えられていた。
その理由は、第１には上記の如き積層構造において単紅
晶の半導体層を得るのが困難なためであシ、第２には各
半導体層内に形成した回路素子への配線が困難なためで
ある。
晶の半導体層を得るのが困難なためであシ、第２には各
半導体層内に形成した回路素子への配線が困難なためで
ある。
第１の問題に関しては、従来提案されている２゜３の技
術が既にその解決の糸口を示唆している。
術が既にその解決の糸口を示唆している。
例えば特公昭４７−４８２９号公報には単結晶Ｓｉ基板
上へ極薄の単結晶絶縁膜を気相成長によシ形成し得るこ
とが示されている。
上へ極薄の単結晶絶縁膜を気相成長によシ形成し得るこ
とが示されている。
さらに本発明者等はよシ完全な厚い単結晶絶縁層（単結
晶Ａｅ２−０３層）を気相成長させる技術を特願昭５０
−１４７９２６号（特開昭５２−７２３９９号公報）に
おいて提案している。
晶Ａｅ２−０３層）を気相成長させる技術を特願昭５０
−１４７９２６号（特開昭５２−７２３９９号公報）に
おいて提案している。
かかる既提案の技術＝より単結晶Ｓｉ層と単結晶絶縁層
を交互にエピタキシャル成長させれば、前述の如き積層
構造が実現されるのである。
を交互にエピタキシャル成長させれば、前述の如き積層
構造が実現されるのである。
しかし、各半導体層内の回路素子への配線を如何にする
かに関しては有効な解決の手段は見当らない。
かに関しては有効な解決の手段は見当らない。
即ち、通常の半導体集積回路装置における電極配線技術
をそのまま適用したのでは、その上に単結晶の半導体或
いは絶縁層をエピタキシャル成長させることは最早不可
能である。
をそのまま適用したのでは、その上に単結晶の半導体或
いは絶縁層をエピタキシャル成長させることは最早不可
能である。
本発明は全く新規な概念を導入して上記問題を解決し、
素子の３次元的配置とそれらの間の配線を実現した半導
体装置を提供せんとするものである。
素子の３次元的配置とそれらの間の配線を実現した半導
体装置を提供せんとするものである。
即ち、本発明の半導体装置は、単結晶シリコン（Ｓｉ
）層と該単結晶Ｓｉ層を挾む単結晶アルミナ（Ａ６２０
３）層とを具備し、前記単結晶Ｓｉ層は前記単結晶Ａ４
２０３層の間において回路素子の少なくとも一部又は配
線層を構成するパターンを有し、この単結晶Ｓｉ層パタ
ーンを囲む二酸化シリコン（Ｓｉ０２ ）層が設けられ
たことを特徴とするものであり、以下これを詳細に説明
する。
）層と該単結晶Ｓｉ層を挾む単結晶アルミナ（Ａ６２０
３）層とを具備し、前記単結晶Ｓｉ層は前記単結晶Ａ４
２０３層の間において回路素子の少なくとも一部又は配
線層を構成するパターンを有し、この単結晶Ｓｉ層パタ
ーンを囲む二酸化シリコン（Ｓｉ０２ ）層が設けられ
たことを特徴とするものであり、以下これを詳細に説明
する。
本発明においては単結晶Ｓｉ層を配線層としても利用す
るものであシ、回路素子又は配線層を構成する単結晶Ｓ
ｉ層のパターンをＳｉＯ２層で囲むように構成し、さら
にこの単結晶Ｓｉ層及びＳｉＯ２層と単結晶Ａ４２０３
層とを交互に積層した構成とするが、単結晶Ｓｉ層パタ
ーンとそれを囲む８１０２層パターンを形成した後では
その上に一様な単結晶Ａ８２０３層を成長させることは
できない。
るものであシ、回路素子又は配線層を構成する単結晶Ｓ
ｉ層のパターンをＳｉＯ２層で囲むように構成し、さら
にこの単結晶Ｓｉ層及びＳｉＯ２層と単結晶Ａ４２０３
層とを交互に積層した構成とするが、単結晶Ｓｉ層パタ
ーンとそれを囲む８１０２層パターンを形成した後では
その上に一様な単結晶Ａ８２０３層を成長させることは
できない。
本発明によれば、かかる構成を実現するためには、単結
晶Ａ４□０３層を通してのＳｉ層の熱酸化が利用される
。
晶Ａ４□０３層を通してのＳｉ層の熱酸化が利用される
。
即ちＳｉ上に膜厚１μ程度のＡ４２０３層が存在しても
酸化雰囲気中での加熱によシ通常の熱酸化時の６０〜７
０％程度の速度でＳｉの酸化が准む。
酸化雰囲気中での加熱によシ通常の熱酸化時の６０〜７
０％程度の速度でＳｉの酸化が准む。
それ故、一様な単結晶Ｓｉ層上全面に単結晶Ａ８２０３
層を成長させ、この単結晶Ａｌ２Ｏ３層上に窒化シリコ
ン（Ｓｉ３Ｎ４ ）層のような耐酸化マスク層を被着形
成した後熱酸化処理を行なえば、単結晶Ａｅ２−０３層
下のＳｉ層はマスク層のパターン下以外の部分が酸化さ
れてＳ １０２層に変換され、引続き耐酸化マスク層除
去後単結晶Ａｌ２Ｏ３層上に単結晶Ｓｉ層をエピタキシ
ャル成長させて上記工程を繰返すことによシ、前述の積
層構造が実現される。
層を成長させ、この単結晶Ａｌ２Ｏ３層上に窒化シリコ
ン（Ｓｉ３Ｎ４ ）層のような耐酸化マスク層を被着形
成した後熱酸化処理を行なえば、単結晶Ａｅ２−０３層
下のＳｉ層はマスク層のパターン下以外の部分が酸化さ
れてＳ １０２層に変換され、引続き耐酸化マスク層除
去後単結晶Ａｌ２Ｏ３層上に単結晶Ｓｉ層をエピタキシ
ャル成長させて上記工程を繰返すことによシ、前述の積
層構造が実現される。
次に本発明をＭＩＳ型電界効果トランジスタを含む集積
回路に適用したときの実施例を図面にょシ詳細に説明し
よう。
回路に適用したときの実施例を図面にょシ詳細に説明し
よう。
第１図ｇ ＝ ｂは本発明実施例の半導体装置を製造す
る工程の一例を示す。
る工程の一例を示す。
まず、Ｐ型Ｓｉ基板１に不純物の選択拡散にょシソース
、ドレインとするｎ型拡散領域２，３を形成した後、表
面の拡散マスク等を除去してＳｉ基板１を表出させる（
第１図ｇ）。
、ドレインとするｎ型拡散領域２，３を形成した後、表
面の拡散マスク等を除去してＳｉ基板１を表出させる（
第１図ｇ）。
このＳｉ基板表面上ＫＡｅ−ＨＣＩ−ＣＯ２−Ｈ２系気
相成長法によシ１０００〜１３００℃で単結晶α−Ａｅ
２０３を１層ｍ程度の厚さに成長させる。
相成長法によシ１０００〜１３００℃で単結晶α−Ａｅ
２０３を１層ｍ程度の厚さに成長させる。
成長した単結晶Ａ６２ Ｏｓ層４のソース及びドレイン
間の部分をエツチングで薄くする等してゲート絶縁膜と
する１ｏｏｏＸ前後の厚さの単結晶Ａ４２０３層４′を
形成する。
間の部分をエツチングで薄くする等してゲート絶縁膜と
する１ｏｏｏＸ前後の厚さの単結晶Ａ４２０３層４′を
形成する。
またソース、ドレイン領域２゜３上の単結晶Ａ８２０３
層４にコンタクト用の開口５を設ける（第１図ｂ）。
層４にコンタクト用の開口５を設ける（第１図ｂ）。
ソース、ドレイン領域２，３の形成はこの段階で開口５
を通してｎ型不純物を拡散することによシ行なってもよ
い。
を通してｎ型不純物を拡散することによシ行なってもよ
い。
この上のｎ型Ｓｉのエピタキシャル成長を行なう。
成長は通常のＳ ＩＩ（４Ｈ２系の成長法を適用してよ
い。
い。
基板上に表出している面は全て単結晶のＡｌ２Ｏ３又は
Ｓｉであるため、第１図Ｃの如く一様に単結晶Ｓｉ層６
が形成される。
Ｓｉであるため、第１図Ｃの如く一様に単結晶Ｓｉ層６
が形成される。
Ｓｉ層６の厚さは５０００〜１００ＯＯＡ程度とする。
続いて、前述したのと同様にしてこの上に単結晶Ａ８２
０３層７を成長させる（第１図ｄ）。
０３層７を成長させる（第１図ｄ）。
このＳｉ層６はソース、ドレイン、ゲートの電極、配線
として利用するものであるから、高濃度に不純物を含有
させて低比抵抗にすることが望ましく、このためには高
濃度にｎ型不純物を含むＳｉをエピタキシャル成長させ
るか、成長後に高濃度のｎ型拡散を行なえばよい。
として利用するものであるから、高濃度に不純物を含有
させて低比抵抗にすることが望ましく、このためには高
濃度にｎ型不純物を含むＳｉをエピタキシャル成長させ
るか、成長後に高濃度のｎ型拡散を行なえばよい。
前述のソース、ドレイン形成は、こうして得たｎ十型Ｓ
ｉ層６からＡｌ２Ｏ３層４に設けた開口５を通してＰ型
基板１内へｎ型不純物を拡散することによシ行なっても
よい。
ｉ層６からＡｌ２Ｏ３層４に設けた開口５を通してＰ型
基板１内へｎ型不純物を拡散することによシ行なっても
よい。
続いて、前述したのと同様にしてこの上に単結晶Ａ８２
０３層７を成長させる（第１図ｄ）。
０３層７を成長させる（第１図ｄ）。
この単結晶Ａ８２０３層の厚さは１層前後でよい。
しかる後、第１図ｅの如く、単結晶Ａｌ２Ｏ３層７上に
酸素の透過を阻止し得る耐酸化マスク層、例えばＳ ｉ
３ Ｎ４層８を所定のパターンに形成し、酸化雰囲気中
にて９５０〜１１５０℃程度に加熱すると、５ｉ３１’
Ｊ４層８で覆われていない部分下のＳｉ層６は熱酸化さ
れて８１０２層９に変換される。
酸素の透過を阻止し得る耐酸化マスク層、例えばＳ ｉ
３ Ｎ４層８を所定のパターンに形成し、酸化雰囲気中
にて９５０〜１１５０℃程度に加熱すると、５ｉ３１’
Ｊ４層８で覆われていない部分下のＳｉ層６は熱酸化さ
れて８１０２層９に変換される。
これによってＳ １ ａ Ｎ４層８と同一パターンにＳ
ｉ層６が残り、その周囲は熱酸化によるＳｉＯ２層９で
囲まれる。
ｉ層６が残り、その周囲は熱酸化によるＳｉＯ２層９で
囲まれる。
それ故、Ｓｉ３Ｎ４層８を電極、配線のパターンとして
おくことによシ、低比抵抗のｎ十型単結晶Ｓｉ層６から
成るソース、ドレイン及びゲートの電極、配線を形成す
ることができる。
おくことによシ、低比抵抗のｎ十型単結晶Ｓｉ層６から
成るソース、ドレイン及びゲートの電極、配線を形成す
ることができる。
この段階においてもＡｌ２Ｏ３層７は一様に単結晶状態
に維持されるため、その上へのエピタキシャル成長が可
能である。
に維持されるため、その上へのエピタキシャル成長が可
能である。
上述の第１図ｄの工程においては極く薄い単結晶Ａ８２
０３層７を形成しておき、本工程終了後に８１３ Ｎ４
層８を除去し、続いて単結晶Ａｅ２０３の気相成長を所
望の厚さとなるまで行なうようにすることも可能である
。
０３層７を形成しておき、本工程終了後に８１３ Ｎ４
層８を除去し、続いて単結晶Ａｅ２０３の気相成長を所
望の厚さとなるまで行なうようにすることも可能である
。
次に、８１３ Ｎ４層８をエツチング除去後、第１図ｆ
の如く、単結晶Ａ８２０３層７へ層間接続用の開口１０
を設けた後、第１図ｇの如く全面にＰ型の単結晶Ｓｉ層
１２をエピタキシャル成長させる。
の如く、単結晶Ａ８２０３層７へ層間接続用の開口１０
を設けた後、第１図ｇの如く全面にＰ型の単結晶Ｓｉ層
１２をエピタキシャル成長させる。
その後、単結晶Ｓｉ層１２に常法に従ってＭＩＳ型電界
効果半導体装置を形成し、必要な電極、配線を施せば回
路素子を２層に多重化した半導体集積回路が得られる。
効果半導体装置を形成し、必要な電極、配線を施せば回
路素子を２層に多重化した半導体集積回路が得られる。
さらに上記工程を繰シ返すことによ９３層以上に多重化
した半導体装置を得ることも可能である。
した半導体装置を得ることも可能である。
以上の如き工程によシ得られた本発明実施例の半導体装
置の一部断面構造を第１図りに示す。
置の一部断面構造を第１図りに示す。
この半導体装置は回路素子を２層に一重配置したもので
あシ、最上層の絶縁層１３及び電極、配線層１４には単
結晶Ａｅ２０３及び単結晶Ｓｉに限らず任意の材料を用
いてよい。
あシ、最上層の絶縁層１３及び電極、配線層１４には単
結晶Ａｅ２０３及び単結晶Ｓｉに限らず任意の材料を用
いてよい。
第１図りにおいて１００及び２００はＭＩＳ型電界効果
トランジスタを夫々含む第１層目及び第２層目を示し、
２゜３はソース、ドレイン領域、４，７は単結晶Ａｇ２
Ｏ３層、６は電極、配線用の単結晶Ｓｉ層、９はＳｉＯ
□層を夫々示す。
トランジスタを夫々含む第１層目及び第２層目を示し、
２゜３はソース、ドレイン領域、４，７は単結晶Ａｇ２
Ｏ３層、６は電極、配線用の単結晶Ｓｉ層、９はＳｉＯ
□層を夫々示す。
同図から明らかな如く、本実施例の半導体装置では第１
層目１００と第２層目２００内のＭＩＳ型トランジスタ
がＡｅ２０３層７によシ分離され、且つＡｅ２０３層７
に設けた層間接続孔を介して単結晶Ｓｉ層６によシ相互
接続がなされている。
層目１００と第２層目２００内のＭＩＳ型トランジスタ
がＡｅ２０３層７によシ分離され、且つＡｅ２０３層７
に設けた層間接続孔を介して単結晶Ｓｉ層６によシ相互
接続がなされている。
そして回路素子又は電極、配線を構成する単結晶Ｓｉ層
は単結晶Ａｇ２Ｏ３層４，７及び８１０２層９によシ包
囲されていたため寄生容量が小さく高速化に有利であシ
、また単結晶Ｓｉ層パターンをＳ １０２層９が囲む形
となっているため表面がよシ平坦化されて表面での配線
や素子形成が容易となる利点がある。
は単結晶Ａｇ２Ｏ３層４，７及び８１０２層９によシ包
囲されていたため寄生容量が小さく高速化に有利であシ
、また単結晶Ｓｉ層パターンをＳ １０２層９が囲む形
となっているため表面がよシ平坦化されて表面での配線
や素子形成が容易となる利点がある。
上記実施例から明らかな如く、本発明によれば回路素子
の３次元的配置によシ飛躍的な集積度の向上が可能なば
かシでなく、寄生容量の減少や表面平坦化等の効果も得
られるのである。
の３次元的配置によシ飛躍的な集積度の向上が可能なば
かシでなく、寄生容量の減少や表面平坦化等の効果も得
られるのである。
尚、本発明は上記実施例に限定されるものではなく、基
板にサファイア又はスピネルを用いる等の変形が可能で
あることは明白であろう。
板にサファイア又はスピネルを用いる等の変形が可能で
あることは明白であろう。
第１図ａ ＝ ｈは本発明実施例を説明するための囚で
ある。 ２．３・・・ソース、ドレイン領域、４，７・・・単結
晶Ａｇ２Ｏ３層、６ 、１２−・・単結晶Ｓｉ層、９・
・・８１０２層。
ある。 ２．３・・・ソース、ドレイン領域、４，７・・・単結
晶Ａｇ２Ｏ３層、６ 、１２−・・単結晶Ｓｉ層、９・
・・８１０２層。
Claims (1)
- １ 単結晶シリコン層と該単結晶シリコン層を挾む単結
晶アルミナ層とを具備し、前記単結晶シリコン層は前記
単結晶アルミナ層の間において回路素子の少なくとも一
部又は配線層を構成するパターンを有し、この単結晶シ
リコン層パターンヲ囲む二酸化シリコン層が設けられた
ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11324076A JPS5820141B2 (ja) | 1976-09-20 | 1976-09-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11324076A JPS5820141B2 (ja) | 1976-09-20 | 1976-09-20 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5338278A JPS5338278A (en) | 1978-04-08 |
| JPS5820141B2 true JPS5820141B2 (ja) | 1983-04-21 |
Family
ID=14607110
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11324076A Expired JPS5820141B2 (ja) | 1976-09-20 | 1976-09-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5820141B2 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57160156A (en) * | 1981-03-27 | 1982-10-02 | Mitsubishi Electric Corp | Semiconductor device |
| JPS57180150A (en) * | 1981-04-30 | 1982-11-06 | Nec Corp | Semiconductor device |
| US4500905A (en) * | 1981-09-30 | 1985-02-19 | Tokyo Shibaura Denki Kabushiki Kaisha | Stacked semiconductor device with sloping sides |
| JPS5887847A (ja) * | 1981-11-20 | 1983-05-25 | Mitsubishi Electric Corp | 半導体装置 |
| JPS5892238A (ja) * | 1981-11-27 | 1983-06-01 | Mitsubishi Electric Corp | 三次元回路素子の製造方法 |
| US4554570A (en) * | 1982-06-24 | 1985-11-19 | Rca Corporation | Vertically integrated IGFET device |
| JPS5990067U (ja) * | 1982-12-09 | 1984-06-18 | トヨタ自動車株式会社 | 車両用燃料タンク |
| JPS60123049A (ja) * | 1983-12-07 | 1985-07-01 | Agency Of Ind Science & Technol | 半導体立体回路素子の製造方法 |
| JPS60161652A (ja) * | 1984-02-02 | 1985-08-23 | Agency Of Ind Science & Technol | 半導体立体回路素子の製造方法 |
| JPS60161654A (ja) * | 1984-02-02 | 1985-08-23 | Agency Of Ind Science & Technol | 半導体立体回路素子の製造方法 |
| JPS60161653A (ja) * | 1984-02-02 | 1985-08-23 | Agency Of Ind Science & Technol | 半導体立体回路素子の製造方法 |
| JPS60180156A (ja) * | 1984-02-28 | 1985-09-13 | Agency Of Ind Science & Technol | 半導体立体回路素子の製造方法 |
| JPS61121433A (ja) * | 1984-11-19 | 1986-06-09 | Sharp Corp | 半導体基板 |
| JPS6235550A (ja) * | 1985-08-09 | 1987-02-16 | Agency Of Ind Science & Technol | 半導体立体回路素子の製造方法 |
| JPH0789582B2 (ja) * | 1985-10-08 | 1995-09-27 | 工業技術院長 | 光―電子集積回路構造の製造方法 |
| JPS6290922A (ja) * | 1986-07-11 | 1987-04-25 | Hitachi Ltd | 半導体装置 |
| JPS6477113A (en) * | 1988-06-10 | 1989-03-23 | Hitachi Ltd | Semiconductor device |
| US5289030A (en) | 1991-03-06 | 1994-02-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device with oxide layer |
| US5525536A (en) * | 1991-12-26 | 1996-06-11 | Rohm Co., Ltd. | Method for producing SOI substrate and semiconductor device using the same |
-
1976
- 1976-09-20 JP JP11324076A patent/JPS5820141B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5338278A (en) | 1978-04-08 |
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