JPS59178687A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS59178687A JPS59178687A JP58051532A JP5153283A JPS59178687A JP S59178687 A JPS59178687 A JP S59178687A JP 58051532 A JP58051532 A JP 58051532A JP 5153283 A JP5153283 A JP 5153283A JP S59178687 A JPS59178687 A JP S59178687A
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- capacitor
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- voltage
- transistor
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
不発明は牛導体記憶装欣に関し、特に、１トランジスタ
１キヤパシタ形メモリセルを有するＭＩＳダイナミック
ランダムアクセスメモリ（ＲＡＭ）に関する。
１キヤパシタ形メモリセルを有するＭＩＳダイナミック
ランダムアクセスメモリ（ＲＡＭ）に関する。
技術の背景
生に、ＭＩＳダイナミックＲＡｆＶｉにおいては、集積
度の唐で有利な１トランジスタ１キヤパシタ形メモリセ
ルが用いられてｂる。このメモリセルは、ビット線に接
続されたソース（もしくはドレイン）とワード線に接続
されたゲートとヲ有するトランジスタ、このトランジス
タのドレイン（もしくはソース）と所定電位に保持され
る′Ｉ′を極とにより構成されるキャパシタ全具備する
。この場合、キャパシタにおいては、トランジスタのド
レインとして作用する半導体基叛内の不純物拡散Ｎを一
電極とし、上述のＰｆ＋足電位を保持する電極をその対
向電極とすれば、これら２つの電極間には薄い絶縁膜た
とえば酸化膜（ｓｔｏｔ）が形成されている。そして、
情報＠１”もしくは０＃ばこのキャパシタに電荷が蓄積
されているか否かによって表わされる。
度の唐で有利な１トランジスタ１キヤパシタ形メモリセ
ルが用いられてｂる。このメモリセルは、ビット線に接
続されたソース（もしくはドレイン）とワード線に接続
されたゲートとヲ有するトランジスタ、このトランジス
タのドレイン（もしくはソース）と所定電位に保持され
る′Ｉ′を極とにより構成されるキャパシタ全具備する
。この場合、キャパシタにおいては、トランジスタのド
レインとして作用する半導体基叛内の不純物拡散Ｎを一
電極とし、上述のＰｆ＋足電位を保持する電極をその対
向電極とすれば、これら２つの電極間には薄い絶縁膜た
とえば酸化膜（ｓｔｏｔ）が形成されている。そして、
情報＠１”もしくは０＃ばこのキャパシタに電荷が蓄積
されているか否かによって表わされる。
上述のメモリセルのキャパシタの対向電極には、通常、
電源′電圧■。Ｃもしくは■８８が印加されるが、最近
、対向電極に印加する電圧全（Ｖｅ（！ −ｖＢＢ ）
／２とすることにより、キャパシタ面槓ヲ縮小する方法
がとられる場合がるる。
電源′電圧■。Ｃもしくは■８８が印加されるが、最近
、対向電極に印加する電圧全（Ｖｅ（！ −ｖＢＢ ）
／２とすることにより、キャパシタ面槓ヲ縮小する方法
がとられる場合がるる。
この場合、キ〒パシタ絶縁膜の耐圧に余裕が生ずるため
、その分動縁膜の厚さを薄くすることができ、その結果
キャパシタ単位面積あたりの容量は増加する。たとえば
Ｐ縁膜の厚さ’に’＆にすれば、Ｐｆｒ足の容ｉｔ得る
ためのキャパシタ而＆は従来の半分近くですむ。つ１ｖ
１デバイス而槓の微細化に伴うセル容重の減少という間
頭に対する有効な手段全提供することになる。
、その分動縁膜の厚さを薄くすることができ、その結果
キャパシタ単位面積あたりの容量は増加する。たとえば
Ｐ縁膜の厚さ’に’＆にすれば、Ｐｆｒ足の容ｉｔ得る
ためのキャパシタ而＆は従来の半分近くですむ。つ１ｖ
１デバイス而槓の微細化に伴うセル容重の減少という間
頭に対する有効な手段全提供することになる。
従来技術と問題点
従来の電位Ｖｃｃ／２（Ｖ８８二〇）全キャパシタの対
向′醒極に印刀口するダイナミックＲＡＭにおいては、
上述の電位Ｖｃ、 ／ ２ を発生する手段として（３
） ＶＱＱ ”分割する分圧（ロ）路を用いている。そして
、分圧Ｎ路の抵抗値はスタンバイ電流を小さく抑えるた
めに相当大きく、たとえば数１０〜数１００にΩに設定
している。従って、電源投入時には、メモリセルのキャ
パシタの対向電極の電位はＶｃ。
向′醒極に印刀口するダイナミックＲＡＭにおいては、
上述の電位Ｖｃ、 ／ ２ を発生する手段として（３
） ＶＱＱ ”分割する分圧（ロ）路を用いている。そして
、分圧Ｎ路の抵抗値はスタンバイ電流を小さく抑えるた
めに相当大きく、たとえば数１０〜数１００にΩに設定
している。従って、電源投入時には、メモリセルのキャ
パシタの対向電極の電位はＶｃ。
に比較して相当遅く立上ることになる。
他方１ピット線電位をプリチャージするブリチャージン
グ回路はピット、Ｂ電位をＶ。０にし、アクティブリス
トア回路は高い方のビット線電位ヲＶｃｃ葦で引上げる
のであるが、電源投入後、Ｖｏ。が所属値たとえば５ｖ
に立上ると、ブリチャージング回路はビット線電位’Ｉ
ｋ Ｖｏｃ葦でプリチャージし、しかもアクティブリス
トア回路も高い方のビット線電位ヲＶｃｃまで引上げる
ことが可能である。
グ回路はピット、Ｂ電位をＶ。０にし、アクティブリス
トア回路は高い方のビット線電位ヲＶｃｃ葦で引上げる
のであるが、電源投入後、Ｖｏ。が所属値たとえば５ｖ
に立上ると、ブリチャージング回路はビット線電位’Ｉ
ｋ Ｖｏｃ葦でプリチャージし、しかもアクティブリス
トア回路も高い方のビット線電位ヲＶｃｃまで引上げる
ことが可能である。
従って、′電源投入時には、キャパシタの対向′成極の
電位が朱だＶｃｃに比較して低いレベルにあるにもかか
わらず、キャパシタのトランジスタ側電極の電位はＶｃ
ｃＫなることがある。このＭ来、キャパシタの絶縁膜に
はほぼＶ。Ｃの電圧が印加されることになる。しかしな
がら、この場合、キャパ（４） シタのＰ２縁膜の最大耐圧にＶ。、／２を目標に設計さ
れているので、絶今膜には最大耐圧を超える電圧が印加
されることになり、このＭ来、ｆ！縁膜が破壊する恐れ
があるという問題点がある。
電位が朱だＶｃｃに比較して低いレベルにあるにもかか
わらず、キャパシタのトランジスタ側電極の電位はＶｃ
ｃＫなることがある。このＭ来、キャパシタの絶縁膜に
はほぼＶ。Ｃの電圧が印加されることになる。しかしな
がら、この場合、キャパ（４） シタのＰ２縁膜の最大耐圧にＶ。、／２を目標に設計さ
れているので、絶今膜には最大耐圧を超える電圧が印加
されることになり、このＭ来、ｆ！縁膜が破壊する恐れ
があるという問題点がある。
発明の目的
本発明の目的は、上述の従来形における問題点に鑑み、
ブリチャージング回路がプリチャージするピットａ′＃
１位およびアクティブリストア回路が引上けるピット線
電位をメモリセルのキャパシタの対向電極の電位に追＠
させることにより、たとえ電源投入時にあってもメモリ
セルのキャパシタ、に印加される電圧が設計上の印加電
圧値Ｖｃｏ／２を大きく越えることを抑止して、キャパ
シタの破Ｍｋ防止することにある。
ブリチャージング回路がプリチャージするピットａ′＃
１位およびアクティブリストア回路が引上けるピット線
電位をメモリセルのキャパシタの対向電極の電位に追＠
させることにより、たとえ電源投入時にあってもメモリ
セルのキャパシタ、に印加される電圧が設計上の印加電
圧値Ｖｃｏ／２を大きく越えることを抑止して、キャパ
シタの破Ｍｋ防止することにある。
発明の構成
上述の目的を達成するために本発明によれば、第１．第
２の電源供給手段、複数のワード線、複数のピット線、
該ピット線と前記ワード巌との各交差点に設けられた１
トランジスタ１キヤパシタ形メモリセル、および、前８
ピ第１．第２の電源供給手段の供給電位差全分割して前
記メモリセルのキャパシタの対向電極に印加する分圧手
段全具備し、前記ビット線に供給する電位を前記分圧手
段の出力で制御するようにした半導体記憶装置が提供さ
れる。
２の電源供給手段、複数のワード線、複数のピット線、
該ピット線と前記ワード巌との各交差点に設けられた１
トランジスタ１キヤパシタ形メモリセル、および、前８
ピ第１．第２の電源供給手段の供給電位差全分割して前
記メモリセルのキャパシタの対向電極に印加する分圧手
段全具備し、前記ビット線に供給する電位を前記分圧手
段の出力で制御するようにした半導体記憶装置が提供さ
れる。
発明の実施例
以下、図面全参照して本発明を従来形と比較して説明す
る。
る。
第１図は従来の半導体記憶装置を示す回路図である。第
１図において、メモリセルＭＣ＋はワード線ＷＬ、とビ
ット線ＢＬとの交差点に設けられ、メモリセルＭ Ｃ！
ｉｊワード線ＷＬ、とビットｉＢＬ との交差点に
設けられている。メモリセルＭＣ，。
１図において、メモリセルＭＣ＋はワード線ＷＬ、とビ
ット線ＢＬとの交差点に設けられ、メモリセルＭ Ｃ！
ｉｊワード線ＷＬ、とビットｉＢＬ との交差点に
設けられている。メモリセルＭＣ，。
ＭＣ２はトランジスタＱ＋、ＱｔおよびキャパシタＣＩ
、Ｃｔを有する１トランジスタ１キヤパシタ形である。
、Ｃｔを有する１トランジスタ１キヤパシタ形である。
メモリセルＭＣ＋、ＭＣｔのキャパシタＣＩ＋Ｃ３のト
ランジスタ側のノードＮｒ 、 Ｎｔは半導体基板内の
不純物拡散層により形成され、他方、絶縁換金挾んで形
成される対向電極は電源電圧■。Ｃの１／２の電位に保
持されている。すなわち、抵抗Ｒ＋ −Ｒｅ （Ｒ＋
＝Ｒ２）により構成される分圧回路ＶＤの出力′電位Ｏ
Ｐが上１己対向電極に印加されている。また、′電源゛
亀圧Ｖ。Ｃによる電訛消費を抑えるために、抵抗Ｒ，，
Ｒ，の値は数１０〜数１００にΩに最短される。なお、
他のワード線、他のピッＨＭ対も存在するが図示省略し
である。また、すべてのビ、ノド線は本来のメモリセル
以外に各１つのダミーセルに接続され、これらのダミー
セルはビット線ＢＬ群、ビット線ＢＴ、群毎に設けられ
たダミーワード線に接続されているが、ダミーセルおよ
びダミーワード線も図ホ省１１１１５されている。
ランジスタ側のノードＮｒ 、 Ｎｔは半導体基板内の
不純物拡散層により形成され、他方、絶縁換金挾んで形
成される対向電極は電源電圧■。Ｃの１／２の電位に保
持されている。すなわち、抵抗Ｒ＋ −Ｒｅ （Ｒ＋
＝Ｒ２）により構成される分圧回路ＶＤの出力′電位Ｏ
Ｐが上１己対向電極に印加されている。また、′電源゛
亀圧Ｖ。Ｃによる電訛消費を抑えるために、抵抗Ｒ，，
Ｒ，の値は数１０〜数１００にΩに最短される。なお、
他のワード線、他のピッＨＭ対も存在するが図示省略し
である。また、すべてのビ、ノド線は本来のメモリセル
以外に各１つのダミーセルに接続され、これらのダミー
セルはビット線ＢＬ群、ビット線ＢＴ、群毎に設けられ
たダミーワード線に接続されているが、ダミーセルおよ
びダミーワード線も図ホ省１１１１５されている。
ピッ）緋ＢＴ、、ｆ３Ｌ の幻は、ブリチャージング回
路ＰＲＣ，アクティブリストア回ＭＡＬζＥ１およびセ
ンスアンプ回路ＳＡＫ接続されている。ここで、プリチ
ャー２フフ回路ＰＲＣおよびアクティブリストア回路Ａ
ＲＥは亀＊＜’を圧Ｖ。。）に接続されている。
路ＰＲＣ，アクティブリストア回ＭＡＬζＥ１およびセ
ンスアンプ回路ＳＡＫ接続されている。ここで、プリチ
ャー２フフ回路ＰＲＣおよびアクティブリストア回路Ａ
ＲＥは亀＊＜’を圧Ｖ。。）に接続されている。
ブリチャージング回路ＰＲＣｉｒ、ｌ’ランジスタＱ３
Ｑ４ により構成され、スタンバイモードにおいて、
クロック信号ＢＰがハイになると（ＢＰ＞Ｖｃｃ＋Ｖｔ
ｈ ：ただしＶｔｈはエンハンスメント形トランジスタ
のし言い１直電圧）、トランジスタＱｓ 、Ｑ４ Ｂ共
にオンとなり、従って、ビット）ｄＢＬ、ＢＬは共にｖ
ｃｃにプリチャージされる。
Ｑ４ により構成され、スタンバイモードにおいて、
クロック信号ＢＰがハイになると（ＢＰ＞Ｖｃｃ＋Ｖｔ
ｈ ：ただしＶｔｈはエンハンスメント形トランジスタ
のし言い１直電圧）、トランジスタＱｓ 、Ｑ４ Ｂ共
にオンとなり、従って、ビット）ｄＢＬ、ＢＬは共にｖ
ｃｃにプリチャージされる。
また、アクティブリストア回路ＡＲＫはトランジスタＱ
、〜Ｑ８、キャパシタＣ，、Ｃ，によジ楕成され、リス
トアモードにおいてクロック信号ＡＲがハイになると（
Ａ Ｒ＞Ｖｃ、 ＋Ｖｔｈ）、キャパシタＣ３，Ｃ４の
電位が押上がる。このとき、ピッＨ６１ＢＬ、ＢＬ の
電位のいずれか一方がＶ。ｃ ”ｔｈｈ以上あればト
ランジスタＱ５もしくはＱ♂がカットオフし、従って、
ノードＮ３もしくはＮ４の電位がＶｃｃ＋ｖ、ｈ以上と
なる。つ鷹り、ブートストラップ効果によリビッ）線Ｂ
ＬもしくはＢＬのいずれか一方がＶ。Ｃに戻ることにな
る。
、〜Ｑ８、キャパシタＣ，、Ｃ，によジ楕成され、リス
トアモードにおいてクロック信号ＡＲがハイになると（
Ａ Ｒ＞Ｖｃ、 ＋Ｖｔｈ）、キャパシタＣ３，Ｃ４の
電位が押上がる。このとき、ピッＨ６１ＢＬ、ＢＬ の
電位のいずれか一方がＶ。ｃ ”ｔｈｈ以上あればト
ランジスタＱ５もしくはＱ♂がカットオフし、従って、
ノードＮ３もしくはＮ４の電位がＶｃｃ＋ｖ、ｈ以上と
なる。つ鷹り、ブートストラップ効果によリビッ）線Ｂ
ＬもしくはＢＬのいずれか一方がＶ。Ｃに戻ることにな
る。
センスアンプ回路ＳＡはフリップフロップヲ構成するト
ランジスタＱｏ 、Ｑｔｏ ｋＷ Ｌ、このセンスアン
プ回路ＳＡの動作はセンスモードにおいてクロック信−
１’；ＬＥＴｈハイにしてトランジスタＱ＋＋ｔ”オン
にすることによって行われる。
ランジスタＱｏ 、Ｑｔｏ ｋＷ Ｌ、このセンスアン
プ回路ＳＡの動作はセンスモードにおいてクロック信−
１’；ＬＥＴｈハイにしてトランジスタＱ＋＋ｔ”オン
にすることによって行われる。
（７）
第２図を奈照して第１図の同略動作全説明する。
第２図には篭諒′屯圧Ｖ。０の投入時について示しであ
る。すなわち、時刻１．において、厄硼電圧Ｖｃ。
る。すなわち、時刻１．において、厄硼電圧Ｖｃ。
が投入されると、ｖｏｃは迅速に上昇し、時刻ｔ１にお
いて所定値たとえば５Ｖに到達するのに対し、対同電伶
の電位ＯＰの立上りは分圧ｈ１路ＶＤの抵抗値が大きい
ために非常に遅い。
いて所定値たとえば５Ｖに到達するのに対し、対同電伶
の電位ＯＰの立上りは分圧ｈ１路ＶＤの抵抗値が大きい
ために非常に遅い。
時刻ｔ１以降電諒電圧Ｖｃｃが安定化すると、ローアド
レスストローブ信号ＲＡＳによジリフレツシ：Ｌ＠作が
開始して時刻ｔ、において終了する。なお、信号ＲＡＳ
のｍ１１＃は外部劉倚回路によって行われる。
レスストローブ信号ＲＡＳによジリフレツシ：Ｌ＠作が
開始して時刻ｔ、において終了する。なお、信号ＲＡＳ
のｍ１１＃は外部劉倚回路によって行われる。
時刻ｔ３において、ピット線プリチｆ−ジング信号ＢＰ
がハイからローへ変化すると、スタンバイモードから選
択モードに移る。この結来、たとえば、ワード線ＷＬ、
の電位が上昇してトランジスタＱ１ がオンとなり、
メモリセルＭ Ｃ＋ が選択される。このとき、メモ
リセルＭＣ，のキャパシタＣ８の電荷前が０であれば、
キャパシタＣ８とビットＨＢＬとの容量化に応じただけ
ビット線ＢＬの電位（８） は低下する。他方、ビット＠ＢＬは図示しないダミーセ
ルのために情報″′１”および１０＃のセル読出し時の
各ビット線レベルの中間に設足された参照レベル葦で低
下する。このようにして、ビット線ＢＬ、ＢＬ 間の小
さな電位差が発生する。なお、逆に、メモリセルＭＣＩ
のキャパシタＣ１が充電されていればピッ）ｉＢＬの電
位はビット線ＢＬの電位より高くなる。
がハイからローへ変化すると、スタンバイモードから選
択モードに移る。この結来、たとえば、ワード線ＷＬ、
の電位が上昇してトランジスタＱ１ がオンとなり、
メモリセルＭ Ｃ＋ が選択される。このとき、メモ
リセルＭＣ，のキャパシタＣ８の電荷前が０であれば、
キャパシタＣ８とビットＨＢＬとの容量化に応じただけ
ビット線ＢＬの電位（８） は低下する。他方、ビット＠ＢＬは図示しないダミーセ
ルのために情報″′１”および１０＃のセル読出し時の
各ビット線レベルの中間に設足された参照レベル葦で低
下する。このようにして、ビット線ＢＬ、ＢＬ 間の小
さな電位差が発生する。なお、逆に、メモリセルＭＣＩ
のキャパシタＣ１が充電されていればピッ）ｉＢＬの電
位はビット線ＢＬの電位より高くなる。
次いで、時刻ｔ４において、クロック信号ＬＥがローか
らハイに変化すると、センスモードに移り、センスアン
プ回路ＳＡが動作する。つ葦り、ピッ））ＩＩＢＬ、Ｂ
Ｌ 間の電位差が増幅される。このとき、低い方の電位
、つ葦りビット線ＢＬの電位が０１で低下する。
らハイに変化すると、センスモードに移り、センスアン
プ回路ＳＡが動作する。つ葦り、ピッ））ＩＩＢＬ、Ｂ
Ｌ 間の電位差が増幅される。このとき、低い方の電位
、つ葦りビット線ＢＬの電位が０１で低下する。
次に、時刻ｔ、において、クロック信号Ａｆ？、がＯか
らＶ。ｃＫ変化し、この結果、アクティブリストア回ｇ
ＡＲＥが起動してリストアモードに入る。
らＶ。ｃＫ変化し、この結果、アクティブリストア回ｇ
ＡＲＥが起動してリストアモードに入る。
このとき、高い方の電位、つまクビット線ＢＬの電位が
Ｖ。ｏまで戻る。従って、ノードＮ１の電位もｖｃｃ′
１′で戻る。
Ｖ。ｏまで戻る。従って、ノードＮ１の電位もｖｃｃ′
１′で戻る。
すなわち、第２図に下すように、対向′α偉の′電位Ｏ
Ｐが未たＯに近いにもかかわらず、ノードＮ１の電位は
Ｖ。Ｃとなり、キャパシタＣ１の絶縁膜にはほぼＶｃｃ
の電圧が印刀目されることになり、この精米、その絶縁
膜は破壊され得るといり問題点がある。
Ｐが未たＯに近いにもかかわらず、ノードＮ１の電位は
Ｖ。Ｃとなり、キャパシタＣ１の絶縁膜にはほぼＶｃｃ
の電圧が印刀目されることになり、この精米、その絶縁
膜は破壊され得るといり問題点がある。
第３図は不発明に係る半導体装１怠装置の一実施例を示
す回Ｍ図であって、第１図の１ψＪ路に対してデン°レ
ッション形トランジスタＱ１２が付刀目されている。こ
のトランジスタＱ＋２にあっては、電源電圧Ｖｃｃがド
レインに印加され、対向電極の電位ＯＰがゲートに印加
され、ンース′α位Ｖｃｃ′がブリチャージング回路Ｐ
ＲＣおよびアクティブリストア（ロ）路ＡＲＥの゛電源
として作用する。電位Ｖ。０′はｖｃｃ′−ｖＧ−Ｖｔ
ｈ（ｄ） ＝Ｖｏ＋Ｉ Ｖｔｈ（ｄｌ ｌ ・（
すただしＶ。はゲート′ｍ位すなわち電位０Ｐ１Ｖｊｈ
（ｄ） ｉ’ｌ：デプレッション形トランジスタＱｓｔ
のしきい値電圧（負の値）である、によって衣わされる
。従って、土述と同様の条件で（１、メモリセルＭ Ｃ
、のキャパシタＣＩの絶＃！膜に印加される電圧は Ｖｏ−１ｖ、ｈ（ｄ） Ｉ −Ｖ。
す回Ｍ図であって、第１図の１ψＪ路に対してデン°レ
ッション形トランジスタＱ１２が付刀目されている。こ
のトランジスタＱ＋２にあっては、電源電圧Ｖｃｃがド
レインに印加され、対向電極の電位ＯＰがゲートに印加
され、ンース′α位Ｖｃｃ′がブリチャージング回路Ｐ
ＲＣおよびアクティブリストア（ロ）路ＡＲＥの゛電源
として作用する。電位Ｖ。０′はｖｃｃ′−ｖＧ−Ｖｔ
ｈ（ｄ） ＝Ｖｏ＋Ｉ Ｖｔｈ（ｄｌ ｌ ・（
すただしＶ。はゲート′ｍ位すなわち電位０Ｐ１Ｖｊｈ
（ｄ） ｉ’ｌ：デプレッション形トランジスタＱｓｔ
のしきい値電圧（負の値）である、によって衣わされる
。従って、土述と同様の条件で（１、メモリセルＭ Ｃ
、のキャパシタＣＩの絶＃！膜に印加される電圧は Ｖｏ−１ｖ、ｈ（ｄ） Ｉ −Ｖ。
＝ｌＶｔｈ（ｄｌ ・・・（
２）であり、、 ｌｖ、ｈ（ａ）ｌをキャパシタの絶
縁耐圧以下に設計することにより絶縁膜の破壊は防止で
きる。
２）であり、、 ｌｖ、ｈ（ａ）ｌをキャパシタの絶
縁耐圧以下に設計することにより絶縁膜の破壊は防止で
きる。
たとえば、ｖｃｃの正常な値全５Ｖ、且つＲｓ ＝ Ｒ
２とすれば、安定な状態ではＶ。＝ ２．５ Ｖである
。もちろん、このときには電圧Ｖｃｃ′も５Ｖ必碧であ
るので、（１）式からｌ Ｖｔｈ（ｄ） Ｉ ＝ ２．
５ Ｖと設計されることになる。
２とすれば、安定な状態ではＶ。＝ ２．５ Ｖである
。もちろん、このときには電圧Ｖｃｃ′も５Ｖ必碧であ
るので、（１）式からｌ Ｖｔｈ（ｄ） Ｉ ＝ ２．
５ Ｖと設計されることになる。
以下、第４図を参照して第３図のＮＷ＆動作′に説明す
る。
る。
電位Ｖｃｃ′は電位ＯＰＫ対してデプレッション形トラ
ンジスタＱ＋ｔのしきい値電圧Ｉ Ｖｔｈ （ｄ） Ｉ
だけシフトした値で変化する。従って、電位ＯＰが
ほぼＯであれば、Ｖｏｃ′は時刻ｔ、以降はぼＩ Ｖｔ
ｈ （ｄ） １で推移する。
ンジスタＱ＋ｔのしきい値電圧Ｉ Ｖｔｈ （ｄ） Ｉ
だけシフトした値で変化する。従って、電位ＯＰが
ほぼＯであれば、Ｖｏｃ′は時刻ｔ、以降はぼＩ Ｖｔ
ｈ （ｄ） １で推移する。
時刻ｔ３以前のスタンバイモードにあっては、ブリチャ
ージング回路ＰＲＣＩ７）電蝕電圧はｖｄでめり、従っ
て、ピッ） 巌Ｂ Ｌ 、 Ｂ Ｌの電位もＶｃ； で
める０ 時刻ｔ３において、選択モードに入ると、ビット線ＢＬ
、ＢＬ の電位ばＶｃｃ′を基準として第２図の場合と
同様に低下する。
ージング回路ＰＲＣＩ７）電蝕電圧はｖｄでめり、従っ
て、ピッ） 巌Ｂ Ｌ 、 Ｂ Ｌの電位もＶｃ； で
める０ 時刻ｔ３において、選択モードに入ると、ビット線ＢＬ
、ＢＬ の電位ばＶｃｃ′を基準として第２図の場合と
同様に低下する。
時刻ｔ４において、センスモードに入ると、低い方のビ
ット線ＢＬの電位は０に低下する。
ット線ＢＬの電位は０に低下する。
時刻ｔ、において、リストアモードに入っても、筒い方
のビット線ＢＬの電位Ｕ Ｖｃｃ′”！でしか上昇しな
い。
のビット線ＢＬの電位Ｕ Ｖｃｃ′”！でしか上昇しな
い。
このように、ピッ）［ＢＬ、ＢＬ の電位はいかなる場
合にもＶｃｃ′を超えることはなく、従って、ノードＮ
１の電位もＶｃ（？紫超えることはない。このＭＡＬ
ｍｌｉのごとく、メモリセル内のキャパシタの絶縁膜に
は電圧Ｉ Ｖ、ｈ（ｄ） １ 以上は印加されない。
合にもＶｃｃ′を超えることはなく、従って、ノードＮ
１の電位もＶｃ（？紫超えることはない。このＭＡＬ
ｍｌｉのごとく、メモリセル内のキャパシタの絶縁膜に
は電圧Ｉ Ｖ、ｈ（ｄ） １ 以上は印加されない。
発明の詳細
な説明したように不発明によれば、キャパシタの対向′
亀倹の電位にブリチャージング（ロ）路およびアクティ
ブリストア１回路の電＃！電圧を追随させているので、
電源投入時の対向′電極の電位が低い状態にあって絖出
し動作が行われても、キャパシタの絶縁膜には過度の電
圧が印加されることがなく、従って、絶縁族の破壊は防
止できる。
亀倹の電位にブリチャージング（ロ）路およびアクティ
ブリストア１回路の電＃！電圧を追随させているので、
電源投入時の対向′電極の電位が低い状態にあって絖出
し動作が行われても、キャパシタの絶縁膜には過度の電
圧が印加されることがなく、従って、絶縁族の破壊は防
止できる。
第１図は従来の牛導体記憶装ｅ全示す回路図、第２図は
第１図の装置の回路動作全説明するためのタイミング図
、第３図は本発明に係る半導体装置の一実施例を示す回
路図、第４図は第３図の装−置の回路動作を説明するた
めのタイミング図である。 Ｖｏｏ；第１の電力供給手段、 Ｖｓｓ（＝Ｏ）：第２の電源供給手段、ＢＬ菫、ＷＬｔ
： ワード線、 ＢＬ、ＢＬ ：ビット線、 ■Ｄ；分圧手段、 ＰＲＯ：プリチャージング手段、 ＡＲＥニアクチイブリストア手段、 Ｑ＋ｔ ；デプレッション形トランジスタ（電位追随手
段）。
第１図の装置の回路動作全説明するためのタイミング図
、第３図は本発明に係る半導体装置の一実施例を示す回
路図、第４図は第３図の装−置の回路動作を説明するた
めのタイミング図である。 Ｖｏｏ；第１の電力供給手段、 Ｖｓｓ（＝Ｏ）：第２の電源供給手段、ＢＬ菫、ＷＬｔ
： ワード線、 ＢＬ、ＢＬ ：ビット線、 ■Ｄ；分圧手段、 ＰＲＯ：プリチャージング手段、 ＡＲＥニアクチイブリストア手段、 Ｑ＋ｔ ；デプレッション形トランジスタ（電位追随手
段）。
Claims (1)
- 【特許請求の範囲】 １、第１．第２の’Ｉｉｔ源供給手段、複数のワード線
、摺数のビット線、該ビット線と前記ワード線との谷交
差点に設けられた１トランジスタ１キヤパシタ形メモリ
セル、および、ｉ’ｉｉＪｇ己ｉ１ 、ｉ２の電源供給
手段の供給電位差を分割して前記メモリセルのキャパシ
タの対向電極に印加する分圧手段を具備し、前ｄ己ビッ
ト線に供給する電位を前記分圧手段の出力で制御抑する
ようにした半導体記憶装置。 ２・ 前記ビット線に供給する電位制御のためのデプレ
ッション形トランジスタ金具ＩＳ Ｌ、ｇ トランジス
タが、ｆｆｒＪ記第１の電源供給手段に接続されたドレ
イン、前記分圧手段の出力に接続されたゲート、および
、前ルビピント巌に供給する電位全発生するソース全具
圃する特許請求の範囲第１項に記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58051532A JPS59178687A (ja) | 1983-03-29 | 1983-03-29 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58051532A JPS59178687A (ja) | 1983-03-29 | 1983-03-29 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59178687A true JPS59178687A (ja) | 1984-10-09 |
Family
ID=12889629
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58051532A Pending JPS59178687A (ja) | 1983-03-29 | 1983-03-29 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59178687A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5446694A (en) * | 1993-04-28 | 1995-08-29 | Oki Electric Industry Co., Ltd. | Semiconductor memory device |
-
1983
- 1983-03-29 JP JP58051532A patent/JPS59178687A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5446694A (en) * | 1993-04-28 | 1995-08-29 | Oki Electric Industry Co., Ltd. | Semiconductor memory device |
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