JPS6284491A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS6284491A JPS6284491A JP60225354A JP22535485A JPS6284491A JP S6284491 A JPS6284491 A JP S6284491A JP 60225354 A JP60225354 A JP 60225354A JP 22535485 A JP22535485 A JP 22535485A JP S6284491 A JPS6284491 A JP S6284491A
- Authority
- JP
- Japan
- Prior art keywords
- potential
- cell plate
- cell
- circuit
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、情報電荷を蓄積するキャパシタを持つメモリ
セルが複数個７トリクス状に配列形成ざれてメモリアレ
イを構成する半導体記憶装置に関する。
セルが複数個７トリクス状に配列形成ざれてメモリアレ
イを構成する半導体記憶装置に関する。
半導体記憶装置は近年、高集積化と素子の微細化が急速
に進んでいる。特に情報を電荷の形で蓄積するキャパシ
タとスイッチングＭＯ８ＦＥＴにより１メモリセルを構
成するダイナミックＲＡＭ（ｄＲＡＭ）の高集積化は目
覚ましいものがある。
に進んでいる。特に情報を電荷の形で蓄積するキャパシ
タとスイッチングＭＯ８ＦＥＴにより１メモリセルを構
成するダイナミックＲＡＭ（ｄＲＡＭ）の高集積化は目
覚ましいものがある。
高集積化ｄ ＲＡ Ｍでは、メモリセルの占有面積縮小
にともなってソフトエラーが大きい問題となっている。
にともなってソフトエラーが大きい問題となっている。
耐ソフトエラーを十分なものとし、且つセンス感度を十
分大きく保つためには、キャパシタの蓄積電荷量は余り
小さくすることはできない。
分大きく保つためには、キャパシタの蓄積電荷量は余り
小さくすることはできない。
占有面積を大きくすることなく、メモリセルのキャパシ
タの容嶺を大きく保つための一つの方法は、キャパシタ
絶縁膜を薄くすることである。例えば、１ＭビットｄＲ
ＡＭでは、キャパシタ絶縁膜として１００〜１５０人の
８１０２膜が用いられる。
タの容嶺を大きく保つための一つの方法は、キャパシタ
絶縁膜を薄くすることである。例えば、１ＭビットｄＲ
ＡＭでは、キャパシタ絶縁膜として１００〜１５０人の
８１０２膜が用いられる。
この様な薄いキャパシタ絶縁膜を用いた場合、複数のキ
ャパシタの共通電極である所謂セルプレートを接地電位
（Ｖｓｓ）または電ｍ電１ｆｆ（Ｖｃｏ）に設定すると
、キャパシタ絶縁膜の絶縁耐圧が問題となる。キャパシ
タ絶縁膜厚が１００人であって、セルプレート電位をＶ
ｃｃ−５ＶまたはＶｅ ｓ ＝ＯＶに設定した場合には
、キャパシタ絶縁膜にかかる最大電界は５ Ｍ Ｖ ／
ｒ：ｉａにも達するからである。そのためこの様な薄
いキャパシタ絶縁膜を用いる場合には、セルプレートに
ＶｃｏとＶｓｓの中間の電位（１／２）Ｖｃｏを与える
方式が採用される。
ャパシタの共通電極である所謂セルプレートを接地電位
（Ｖｓｓ）または電ｍ電１ｆｆ（Ｖｃｏ）に設定すると
、キャパシタ絶縁膜の絶縁耐圧が問題となる。キャパシ
タ絶縁膜厚が１００人であって、セルプレート電位をＶ
ｃｃ−５ＶまたはＶｅ ｓ ＝ＯＶに設定した場合には
、キャパシタ絶縁膜にかかる最大電界は５ Ｍ Ｖ ／
ｒ：ｉａにも達するからである。そのためこの様な薄
いキャパシタ絶縁膜を用いる場合には、セルプレートに
ＶｃｏとＶｓｓの中間の電位（１／２）Ｖｃｏを与える
方式が採用される。
しかしながら、セルプレート電位を（１／２）Ｖｃｃに
設定する方式を採用すると、別の問題が生じる。セルプ
レート電位を（１／２）Ｖｃｏに設定するためのセルプ
レーｉ・電位設定回路と【ノて、基本的にはＶｃｃとＶ
ａｎの間に抵抗を直列接続した抵抗分割を利用する。こ
の場合、ＶｃｏからＶａｓに貫通電流が流れるから、消
費電流を少なくするためには分割抵抗として高抵抗のも
のが必要であった。ところが、高抵抗を用いてセルプレ
ート電位を与えると、セルノードの変動によりセルプレ
ートの電位変動を生じ、誤動作を引き起こす。少し具体
、的に説明すると、例えばメモリセルに“１°’（Ｖｃ
ｃレベル）を書込んでおき、十分時間が経った後に“’
０”（Ｖｓｏレベル）を書込む場合を考える。１″が書
かれていたメモリセルのセルノードは、時間が経つとリ
ークより電位が例えば（２／３）Ｖｃｃ程度まで下がっ
ているが、選択されたメモリセルと同一ワード線につな
がっているメモリセルはリフレッシュされる結果、正常
な゛°１′ルベルに戻る。これにより、セルノードは（
２／３）ＶｃｏからＶｃｏに変動するため、これが容−
カッブリングによりセルプレートの電位を持上げる。こ
のセルプレート電位の上昇により、選択されて“０″が
書込まれたメモリセルのセルノードが持上がり、誤って
“１′′と読まれるという誤動作が生じる。
設定する方式を採用すると、別の問題が生じる。セルプ
レート電位を（１／２）Ｖｃｏに設定するためのセルプ
レーｉ・電位設定回路と【ノて、基本的にはＶｃｃとＶ
ａｎの間に抵抗を直列接続した抵抗分割を利用する。こ
の場合、ＶｃｏからＶａｓに貫通電流が流れるから、消
費電流を少なくするためには分割抵抗として高抵抗のも
のが必要であった。ところが、高抵抗を用いてセルプレ
ート電位を与えると、セルノードの変動によりセルプレ
ートの電位変動を生じ、誤動作を引き起こす。少し具体
、的に説明すると、例えばメモリセルに“１°’（Ｖｃ
ｃレベル）を書込んでおき、十分時間が経った後に“’
０”（Ｖｓｏレベル）を書込む場合を考える。１″が書
かれていたメモリセルのセルノードは、時間が経つとリ
ークより電位が例えば（２／３）Ｖｃｃ程度まで下がっ
ているが、選択されたメモリセルと同一ワード線につな
がっているメモリセルはリフレッシュされる結果、正常
な゛°１′ルベルに戻る。これにより、セルノードは（
２／３）ＶｃｏからＶｃｏに変動するため、これが容−
カッブリングによりセルプレートの電位を持上げる。こ
のセルプレート電位の上昇により、選択されて“０″が
書込まれたメモリセルのセルノードが持上がり、誤って
“１′′と読まれるという誤動作が生じる。
本発明は上記した点に鑑みなされたもので、消費電力を
大きくすることなくセルプレート電位の安定化を図った
信頼性の高い半導体記憶装置を提供することを目的とす
る。
大きくすることなくセルプレート電位の安定化を図った
信頼性の高い半導体記憶装置を提供することを目的とす
る。
本発明は、セルプレートに電源電位と接１１１１電位の
中間の所定電位を与えるセルプレート電位設定回路を有
する方式のｄ ＲＡ Ｍにおいて、セルプレート電位設
定回路として、メモリはルの°゛１″１″レベル電位よ
り下がった場合にこれを検知して出力インピーダンスが
低下し、セルプレートの電位変動を速やかに回復させる
機能を持つ構成とする。具体的には、基Ｉ′ｌＩＮ位発
生回路と常時“１″レベル（Ｖｃｃレベル）が書込まれ
るモニタ用メモリセルとを設け、モニタ用メモリセルの
電位と基準電位を比較するセンス回路を設けて、このセ
ンス回路によりセルプレート電位発生回路の出力インピ
ーダンスを制御するように構成する。
中間の所定電位を与えるセルプレート電位設定回路を有
する方式のｄ ＲＡ Ｍにおいて、セルプレート電位設
定回路として、メモリはルの°゛１″１″レベル電位よ
り下がった場合にこれを検知して出力インピーダンスが
低下し、セルプレートの電位変動を速やかに回復させる
機能を持つ構成とする。具体的には、基Ｉ′ｌＩＮ位発
生回路と常時“１″レベル（Ｖｃｃレベル）が書込まれ
るモニタ用メモリセルとを設け、モニタ用メモリセルの
電位と基準電位を比較するセンス回路を設けて、このセ
ンス回路によりセルプレート電位発生回路の出力インピ
ーダンスを制御するように構成する。
本発明によれば、セルノードの電位が低下した時のみセ
ルプレート電位変動の回復力を高くして、セルプレート
の電位変動に伴う誤動作を確実に防止することができる
。通常動作時にはセルプレ一６一 ト電位設定回路の出力インピーダンスを高く保ち無用な
貫通電流を少なくすることができる。これにより、消費
電力が小さく信頼性の高いｄ ＲＡ Ｍを実現すること
ができる。
ルプレート電位変動の回復力を高くして、セルプレート
の電位変動に伴う誤動作を確実に防止することができる
。通常動作時にはセルプレ一６一 ト電位設定回路の出力インピーダンスを高く保ち無用な
貫通電流を少なくすることができる。これにより、消費
電力が小さく信頼性の高いｄ ＲＡ Ｍを実現すること
ができる。
（発明の実施例〕
以下本発明の詳細な説明する。
第１図は一実施例のｄＲＡＭの概略構成を示す。
メモリアレイＭＡは、周知の方法で半導体基板にキャパ
シタとＭＯＳＦＥＴからなるメモリセルをマＩ・リクス
状に配列形成して構成されている。
シタとＭＯＳＦＥＴからなるメモリセルをマＩ・リクス
状に配列形成して構成されている。
ＷＬｌ、・・・、Ｗｌ−ｎはメモリセルを選択駆動する
ワード線であり、ＢＬｌ、ＢＬｔ 、ＢＬ＋ ’ 。
ワード線であり、ＢＬｌ、ＢＬｔ 、ＢＬ＋ ’ 。
ＢＬ１’、・・・はメモリセルと情報電荷のやりとりを
行うビット線である。この実施例は所謂フォールデッド
・ビット線構成の場合を示している。
行うビット線である。この実施例は所謂フォールデッド
・ビット線構成の場合を示している。
ＳＡはセンスアンプ、ＲＤｌ、ＲＤ２はロウ・デコーダ
である。ＣＰは全メモリセルのキャパシタの共通電極と
して配設されたセルプレートを示している。ＣＰＧはこ
のセルプレートＣＰに所定電位を与えるセルプレート電
位設定回路である。
である。ＣＰは全メモリセルのキャパシタの共通電極と
して配設されたセルプレートを示している。ＣＰＧはこ
のセルプレートＣＰに所定電位を与えるセルプレート電
位設定回路である。
第２図はセルプレート電位設定回路ＣＰＧの具体的構成
を示す。１はモニタ用メモリセル、２はセンス回路、３
は基準電位発生回路、４はセルプレート電位発生回路、
５は遅延回路である。モニタ用メモリセル１はメモリア
レイＭＡ中のメモリセルと同じようにＭＯＳＦＥＴ−Ｑ
ＭとキャパシタＣＭとからなり、常にＶｏｏレベルが書
込まれる。基準電位発生回路３はＶｃｏとＶｓｓの間に
抵抗Ｒ３とＲ４を挟み、抵抗分割により所望の基準電位
を得るものである。ここでは基準電位として（２／３）
Ｖｃａを得るために、Ｖｃａ側の抵抗Ｒ３に対してＶｓ
ｓ側の抵抗Ｒ４の抵抗値を２倍に設定している。センス
回路２は、入力ゲート用ＭＯ８ＦＥＴ−０３、Ｑ４ 、
活性化用ＭＯ８ＦＥＴ−Ｑｓを含む差動増幅器ＤＡにＪ
：り構成されている。活性化用ＭＯ８ＦＥＴ−Ｑｓは動
作時のみ“Ｈ゛ルベルなるクロックφにより制御される
。セルプレート電位発生回路４は、ＶｃｃとＶｓｓの間
に第１の抵抗Ｒ１と第２のＲ２を挟んで抵抗分割により
セルプレート電位を与える部分が基本である。この実施
例では、抵抗Ｒ１、Ｒ２は共に２５にΩであり、これに
よりセルプレート電位として（１／２）Ｖｃｏが与えら
れる。これらの分割抵抗Ｒｉ 、Ｒ２にはそれぞれセン
ス回路２出力により共通にゲートが制御される第１．第
２のＭＯＳＦＥＴ−Ｑｓ 、Ｑ２が並列接続されている
。これらのＭＯＳＦＥＴ−Ｑｌ 。
を示す。１はモニタ用メモリセル、２はセンス回路、３
は基準電位発生回路、４はセルプレート電位発生回路、
５は遅延回路である。モニタ用メモリセル１はメモリア
レイＭＡ中のメモリセルと同じようにＭＯＳＦＥＴ−Ｑ
ＭとキャパシタＣＭとからなり、常にＶｏｏレベルが書
込まれる。基準電位発生回路３はＶｃｏとＶｓｓの間に
抵抗Ｒ３とＲ４を挟み、抵抗分割により所望の基準電位
を得るものである。ここでは基準電位として（２／３）
Ｖｃａを得るために、Ｖｃａ側の抵抗Ｒ３に対してＶｓ
ｓ側の抵抗Ｒ４の抵抗値を２倍に設定している。センス
回路２は、入力ゲート用ＭＯ８ＦＥＴ−０３、Ｑ４ 、
活性化用ＭＯ８ＦＥＴ−Ｑｓを含む差動増幅器ＤＡにＪ
：り構成されている。活性化用ＭＯ８ＦＥＴ−Ｑｓは動
作時のみ“Ｈ゛ルベルなるクロックφにより制御される
。セルプレート電位発生回路４は、ＶｃｃとＶｓｓの間
に第１の抵抗Ｒ１と第２のＲ２を挟んで抵抗分割により
セルプレート電位を与える部分が基本である。この実施
例では、抵抗Ｒ１、Ｒ２は共に２５にΩであり、これに
よりセルプレート電位として（１／２）Ｖｃｏが与えら
れる。これらの分割抵抗Ｒｉ 、Ｒ２にはそれぞれセン
ス回路２出力により共通にゲートが制御される第１．第
２のＭＯＳＦＥＴ−Ｑｓ 、Ｑ２が並列接続されている
。これらのＭＯＳＦＥＴ−Ｑｌ 。
Ｑ２はオン状態で２．５にΩ（Ｖｃｃ＝５Ｖのとき）に
なるようにディメンジミンが設定されている。
なるようにディメンジミンが設定されている。
このセルプレート電位設定回路の動作を次に説明する。
モニタ用メモリセル１にＶｃｏレベルが書込まれている
状態で、動作時にクロックφが“Ｈ″レベルなるとセン
スが行われ、出力ノードＮ１が゛Ｌパレベル、ノードＮ
２が゛Ｈ゛レベルとなる。このとき遅延回路５を介して
ＭＯＳＦＥＴ−０７がオンとなり、セルプレート電位発
生回路４のＭＯＳトランジスターＱｓ 。
状態で、動作時にクロックφが“Ｈ″レベルなるとセン
スが行われ、出力ノードＮ１が゛Ｌパレベル、ノードＮ
２が゛Ｈ゛レベルとなる。このとき遅延回路５を介して
ＭＯＳＦＥＴ−０７がオンとなり、セルプレート電位発
生回路４のＭＯＳトランジスターＱｓ 。
Ｑ２は共にオフとなる。このときセルプレート電位は抵
抗Ｒ１，Ｒ２のみにより決まる。従ってこのとき流れる
貫通電流は５Ｖ／（２，５にΩ×２）＝０．１ｍＡであ
り、非常に小さい。
抗Ｒ１，Ｒ２のみにより決まる。従ってこのとき流れる
貫通電流は５Ｖ／（２，５にΩ×２）＝０．１ｍＡであ
り、非常に小さい。
モニタ用メモリセル１のセルノード電位が（２／３）Ｖ
ｃｃより下がった場合、その後の動作時にセンス回路２
の出力はノードＮ１が’ Ｈ”レベル、Ｎ２が“Ｌ”レ
ベルになる。これにより、ＭＯＳＦＥＴ−０７はオフに
なり、ＭＯＳＦＥＴ−Ｑｒ、を介してセンス回路４０Ｍ
０８ＦＥＴ−０１、Ｑ２のゲートが１１ ＨＩＩレベル
になってこれらのＭＯＳＦＥＴ−０１，Ｑ２はオンにな
る。即ちこのセルプレート電位設定回路ＣＰＧの出力イ
ンピーダンスが小さくなり、セルプレートＣＰに電位変
動があってもこれは速やかに回復される。
ｃｃより下がった場合、その後の動作時にセンス回路２
の出力はノードＮ１が’ Ｈ”レベル、Ｎ２が“Ｌ”レ
ベルになる。これにより、ＭＯＳＦＥＴ−０７はオフに
なり、ＭＯＳＦＥＴ−Ｑｒ、を介してセンス回路４０Ｍ
０８ＦＥＴ−０１、Ｑ２のゲートが１１ ＨＩＩレベル
になってこれらのＭＯＳＦＥＴ−０１，Ｑ２はオンにな
る。即ちこのセルプレート電位設定回路ＣＰＧの出力イ
ンピーダンスが小さくなり、セルプレートＣＰに電位変
動があってもこれは速やかに回復される。
その後、モニタ用メモリセル１はリフレッシュされてそ
のセルノードがＶｏｃレベルになり、センス回路２の出
力は反転する。これによりノードＮ１が“Ｌ”レベルに
なるが、このときＭＯＳＦＥＴ−Ｑａがオフになるため
、センス回路４の入力端子は暫り゛トビルベルのまま保
たれる。ノードＮ２の゛Ｈ″レベルが遅延回路５を介し
て例えば８ｍ５ｅＣ遅れてＭＯＳＦＥＴ−Ｂ７をオンに
する。これによりセンス回路４の入力端子が゛Ｌ″レベ
ルになり、ＭＯＳＦＥＴ−Ｑｌ 。
のセルノードがＶｏｃレベルになり、センス回路２の出
力は反転する。これによりノードＮ１が“Ｌ”レベルに
なるが、このときＭＯＳＦＥＴ−Ｑａがオフになるため
、センス回路４の入力端子は暫り゛トビルベルのまま保
たれる。ノードＮ２の゛Ｈ″レベルが遅延回路５を介し
て例えば８ｍ５ｅＣ遅れてＭＯＳＦＥＴ−Ｂ７をオンに
する。これによりセンス回路４の入力端子が゛Ｌ″レベ
ルになり、ＭＯＳＦＥＴ−Ｑｌ 。
Ｂ２がオフになる。遅延回路５を設けてセルプレート電
位設定回路の出力インピーダンスを高インピーダンス状
態に戻す時間を遅らせているのは、メモリアレイＭＡ内
のリーク電流のバラツキを考慮した結果である。
位設定回路の出力インピーダンスを高インピーダンス状
態に戻す時間を遅らせているのは、メモリアレイＭＡ内
のリーク電流のバラツキを考慮した結果である。
こうしてこの実施例によれば、メモリセルの１１１１１
レベルが低下してセルノードとセルプレートとの容量結
合が大きくなった場合には、セルプレート電位設定回路
の出力インピーダンスが小さくなり、セルプレートの電
位変動を速やかにリセットするため、ｄＲＡＭの誤動作
を防止することができる。しかも待機時や通常動作時の
貫通電流は小さく、ｄ ＲＡ Ｍの消費電流は増大しな
い。
レベルが低下してセルノードとセルプレートとの容量結
合が大きくなった場合には、セルプレート電位設定回路
の出力インピーダンスが小さくなり、セルプレートの電
位変動を速やかにリセットするため、ｄＲＡＭの誤動作
を防止することができる。しかも待機時や通常動作時の
貫通電流は小さく、ｄ ＲＡ Ｍの消費電流は増大しな
い。
第３図は本発明の別の実施例の要部構成を示す。
第２図の実施例と対応する部分には第２図と同一符号を
付しである。この実施例では、メモリアレイＭＡが二つ
のブロックＭＡ１．ＭＡ２に分割されてブロック毎に選
択的に活性化される（ＪＲＡＭ構成の場合に、各メモリ
アレイ・ブロックへ１八１゜ＭＡ２毎にモニタ用メモリ
セル１１，１２およびセンス回路２１．２２を設けたも
のである。各モニタ用メモリセル１１．１２のワードｌ
１ｌＷｌ−ｘ。
付しである。この実施例では、メモリアレイＭＡが二つ
のブロックＭＡ１．ＭＡ２に分割されてブロック毎に選
択的に活性化される（ＪＲＡＭ構成の場合に、各メモリ
アレイ・ブロックへ１八１゜ＭＡ２毎にモニタ用メモリ
セル１１，１２およびセンス回路２１．２２を設けたも
のである。各モニタ用メモリセル１１．１２のワードｌ
１ｌＷｌ−ｘ。
Ｗ Ｌ ｙはそれぞれ対応するメモリアレイ・ブ［］ツ
クＭＡｒ 、ＭＡ２のワード線が選択された時のみ“Ｈ
″レベルなり、モニタ用メモリセルにＶｃｏレベルが書
込まれるようになっている。基準信号発生口３は共通で
ある。そして各センス回路２ｓ 、２２の出力をＮＯＲ
ゲート６を介してセルプレート電位発生回路４に入力す
るＪ：うに構成している。
クＭＡｒ 、ＭＡ２のワード線が選択された時のみ“Ｈ
″レベルなり、モニタ用メモリセルにＶｃｏレベルが書
込まれるようになっている。基準信号発生口３は共通で
ある。そして各センス回路２ｓ 、２２の出力をＮＯＲ
ゲート６を介してセルプレート電位発生回路４に入力す
るＪ：うに構成している。
この実施例の場合、二つのモニタ用メモリセル１ ｔ
、 １２ （Ｄセル） −ｔ’ｆｆ）Ｉｔｆｆｆが（２
／３）Ｖｃｃ以上の時のみセルプレート電位光学回路４
の出力インピーダンスは高くなる。いずれか一方のモニ
タ用メモリセルのセルノードが（２／３）Ｖｃｏ以下に
なると、先の実施例で説明したと同様にセンス回路が働
いてセルプレート電位発生回路４の出力インピーダンス
が低くなり、セルプレートの電位変動がリセットされる
。
、 １２ （Ｄセル） −ｔ’ｆｆ）Ｉｔｆｆｆが（２
／３）Ｖｃｃ以上の時のみセルプレート電位光学回路４
の出力インピーダンスは高くなる。いずれか一方のモニ
タ用メモリセルのセルノードが（２／３）Ｖｃｏ以下に
なると、先の実施例で説明したと同様にセンス回路が働
いてセルプレート電位発生回路４の出力インピーダンス
が低くなり、セルプレートの電位変動がリセットされる
。
このようにこの実施例では、メモリアレイＭＡ内にリー
ク電流のバラツキがある場合に、リーク電流の大きい部
分でのセルノード電位に着目してセルプレート電位変動
の回復力を高めるというきめ細かい制御が行われる。従
ってこの実施例の場合は先の実施例のように遅延回路を
設けることなく、効果的にセルプレーｉ・電位の安定化
を図ってｄＲＡＭの誤動作を防止することができる。
ク電流のバラツキがある場合に、リーク電流の大きい部
分でのセルノード電位に着目してセルプレート電位変動
の回復力を高めるというきめ細かい制御が行われる。従
ってこの実施例の場合は先の実施例のように遅延回路を
設けることなく、効果的にセルプレーｉ・電位の安定化
を図ってｄＲＡＭの誤動作を防止することができる。
本発明は上記各実施例に限られるものではない。
例えば、セルプレート電位は（１／２＞Ｖｃｃに限らず
、ＶｃｃとＶｓｓの間の他の適当な値に設定する場合に
も同様に本発明を適用することができる。またモニタ用
メモリセルのセルノード電位低下を検知するセンス回路
として差動増幅器を用いたものを説明したが、例えばフ
リツプフ０ツブ等他の回路を用いることが可能である。
、ＶｃｃとＶｓｓの間の他の適当な値に設定する場合に
も同様に本発明を適用することができる。またモニタ用
メモリセルのセルノード電位低下を検知するセンス回路
として差動増幅器を用いたものを説明したが、例えばフ
リツプフ０ツブ等他の回路を用いることが可能である。
また第３図の実施例ではメモリアレイを２個の領域に分
割する例を説明したが、更に多くの領域に分割してそれ
ぞれのブロック毎にモニタ用メモリトルを設けるように
構成することもできる。
割する例を説明したが、更に多くの領域に分割してそれ
ぞれのブロック毎にモニタ用メモリトルを設けるように
構成することもできる。
また、モニタ用メモリセルとして特別に設けることなく
、通常の情報記憶に用いられるメモリセル自身をモニタ
用として利用することも可能であり、メモリアレイを構
成するメモリセル自身の１！ルプレ一ト電位変化を検知
してセルプレート電愉を一定の変化幅内に収める方式を
用いることもできる。
、通常の情報記憶に用いられるメモリセル自身をモニタ
用として利用することも可能であり、メモリアレイを構
成するメモリセル自身の１！ルプレ一ト電位変化を検知
してセルプレート電愉を一定の変化幅内に収める方式を
用いることもできる。
第１図は本発明の一実施例のｄＲＡＭの概略構成を示す
図、第２図はそのセルプレート電位設定回路の具体的構
成を示す図、第３図は他の実施例のセルプレート電位設
定回路の具体的構成を示１図である。 ＭＡ・・・メモリアレイ、ＣＰ・・・セルプレート、Ｃ
ＰＧ・・・セルプレート電位設定回路、Ｂｌ−、Ｂ１．
−・・・ビット線、ＷＬ・・・ワード線、ＳＡ・・・セ
ンスアンプ、ＲＤｌ、ＲＤ２・・・ロウ・デコーダ、１
・・・モニタ用メモリセル、２・・・センス回路、３・
・・基準信号発生回路、４・・・セルプレート電位発生
回路、５・・・遅延回路、ＭＡｌ、ＭＡ２・・・メモリ
アレイ・ブロック、１１．１２・・・モニタ用メモリセ
ル、２１゜２２・・・センス回路。
図、第２図はそのセルプレート電位設定回路の具体的構
成を示す図、第３図は他の実施例のセルプレート電位設
定回路の具体的構成を示１図である。 ＭＡ・・・メモリアレイ、ＣＰ・・・セルプレート、Ｃ
ＰＧ・・・セルプレート電位設定回路、Ｂｌ−、Ｂ１．
−・・・ビット線、ＷＬ・・・ワード線、ＳＡ・・・セ
ンスアンプ、ＲＤｌ、ＲＤ２・・・ロウ・デコーダ、１
・・・モニタ用メモリセル、２・・・センス回路、３・
・・基準信号発生回路、４・・・セルプレート電位発生
回路、５・・・遅延回路、ＭＡｌ、ＭＡ２・・・メモリ
アレイ・ブロック、１１．１２・・・モニタ用メモリセ
ル、２１゜２２・・・センス回路。
Claims (4)
- （１）半導体基板に、情報電荷を蓄積するキャパシタを
持つメモリセルが複数個マトリクス状に配列形成された
メモリアレイを有し、複数のキャパシタの共通電極であ
るセルプレートに電源電位と接地電位の間の所定電位を
与えるセルプレート電位設定回路を有する半導体記憶装
置において、前記セルプレート電位設定回路は、電源電
位が書込まれるモニタ用メモリセルと、基準電位発生回
路と、これらモニタ用メモリセルの出力と基準電位発生
回路の出力とを比較するセンス回路と、このセンス回路
により制御されて出力インピーダンスが可変されるセル
プレート電位発生回路とから構成したことを特徴とする
半導体記憶装置。 - （２）前記セルプレート電位発生回路は、セルプレート
と電源電位および接地電位の間にそれぞれ接続されてセ
ルプレート電位を定める第１の抵抗および第２の抵抗と
、セルプレートと電源電位および接地電位の間にそれぞ
れ接続されて前記センス回路出力によりゲートが共通に
制御される第１および第２のＭＯＳＦＥＴとから構成さ
れている特許請求の範囲第１項記載の半導体記憶装置。 - （３）前記メモリアレイは、選択的に活性化される複数
ブロックに分割され、前記モニタ用メモリセルは各メモ
リアレイ・ブロック毎に設けられ、且つ前記センス回路
は各モニタ用メモリセル毎に設けられて、複数のセンス
回路出力の論理和により前記セルプレート電位発生回路
が制御されるように構成されている特許請求の範囲第１
項記載の半導体記憶装置。 - （４）前記モニタ用メモリセルは、通常の情報記憶に用
いられるメモリセル自身である特許請求の範囲第１項記
載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60225354A JPS6284491A (ja) | 1985-10-09 | 1985-10-09 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60225354A JPS6284491A (ja) | 1985-10-09 | 1985-10-09 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6284491A true JPS6284491A (ja) | 1987-04-17 |
Family
ID=16828025
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60225354A Pending JPS6284491A (ja) | 1985-10-09 | 1985-10-09 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6284491A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0595496U (ja) * | 1992-05-27 | 1993-12-27 | 株式会社白興商会 | 包布のしわ取り装置 |
| KR19980063602A (ko) * | 1996-12-02 | 1998-10-07 | 가나이쓰토무 | 반도체기억장치 |
| JP2003045197A (ja) * | 2001-06-29 | 2003-02-14 | Hynix Semiconductor Inc | 半導体メモリ装置及びそのテスト方法 |
-
1985
- 1985-10-09 JP JP60225354A patent/JPS6284491A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0595496U (ja) * | 1992-05-27 | 1993-12-27 | 株式会社白興商会 | 包布のしわ取り装置 |
| KR19980063602A (ko) * | 1996-12-02 | 1998-10-07 | 가나이쓰토무 | 반도체기억장치 |
| US5963467A (en) * | 1996-12-02 | 1999-10-05 | Hitachi, Ltd. | Semiconductor memory device |
| JP2003045197A (ja) * | 2001-06-29 | 2003-02-14 | Hynix Semiconductor Inc | 半導体メモリ装置及びそのテスト方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3913906B2 (ja) | 強誘電体ランダムアクセスメモリ装置 | |
| US6341098B2 (en) | Semiconductor integrated circuit device having hierarchical power source arrangement | |
| KR100223990B1 (ko) | 반도체 기억장치 | |
| US20090040807A1 (en) | Semiconductor memory device | |
| EP0585870B1 (en) | Dynamic random access memory with voltage stress applying circuit | |
| US5523977A (en) | Testing semiconductor memory device having test circuit | |
| US6510071B2 (en) | Ferroelectric memory having memory cell array accessibility safeguards | |
| JP3220035B2 (ja) | スタチック型半導体記憶装置 | |
| JPS6284490A (ja) | 半導体記憶装置 | |
| JPH04232688A (ja) | ダイナミツク・ランダム・アクセス・メモリ | |
| US5896328A (en) | Semiconductor memory device allowing writing of desired data to a storage node of a defective memory cell | |
| JPH0219558B2 (ja) | ||
| US20140362649A1 (en) | Semiconductor memory device | |
| US6594195B2 (en) | Low-power, high-density semiconductor memory device | |
| JPS6284491A (ja) | 半導体記憶装置 | |
| US6717841B2 (en) | Semiconductor memory device having nonvolatile memory cell of high operating stability | |
| EP0551756A1 (en) | Memory cell with ferro-electric capacitors | |
| US20050063213A1 (en) | Signal margin test mode for FeRAM with ferroelectric reference capacitor | |
| KR950011730B1 (ko) | 동적 랜덤 액세스 메모리 장치 | |
| CN118866029A (zh) | 存储器、存储设备及电子设备 | |
| JP3887241B2 (ja) | プログラマブル論理デバイス、ならびに不揮発性メモリおよびそのデータ再現方法 | |
| US6574134B1 (en) | Non-volatile ferroelectric capacitor memory circuit having nondestructive read capability | |
| KR920022296A (ko) | 다이내믹형 메모리 셀 및 다이내믹형 메모리 | |
| JPH0748318B2 (ja) | 半導体記憶回路およびそのテスト方法 | |
| JPS61190794A (ja) | ダイナミツク型ｒａｍ |