JPS59178805A - カレントミラ−回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 不発明は半導体集積回路化に適した入力電流に比例した
電流を敗り出すカレントミラー回路に関するものである
。

従来より半導体集積回路において、入力端子に流れ込む
入力電流に比例した電流を取シ出す回路としてたとえば
第１図に示すようなカレントミラー回路が用いられてい
る。第１図に示した従来例は、第１のダイオード接続さ
れたトランジスタ１と第２のトランジスタ２とを備えて
おシ、第１のトランジスタ１のコレクタとベースは入力
端子３へ接続され、第２のトランジスタ２のコレクタは
出力端子４−＼接続され、第２のトランジスタ２のベー
スは第１のトランジスタのコレクタとベースの共通点へ
接続てれ、第１と第２のトランジスタのエミッタは共に
基′＄電位点へ接続されている。

ここで、第１図に示した従来例は半導体集積回路化され
て第１のトランジスタ１と第２のトランジスタ２は整合
が取られているため、第１のトランジスタ１に流れる電
流の密度と第２のトランジスタ２に流れる電流の密度は
等しくなっている。

ゆえに、第１のトランジスタ１に流れる電流、第２のト
ランジスタ２に流れる電流、第１のトランジスタ１のエ
ミッタ面積、ならびに第２のトランジスタ２のエミッタ
（８）積の間には次式で示される関係がＭ、Ｍシている
。

Ｉ　＋ｓ／　ｌ０ＬＩＴ　＝　Ａｌ！Ｉ、／ＡＥ２　　
・・・・・・・・・・・（１）１１Ｎ：　　入力端子３
に流れる入力電流工０υ丁＝　出力端子４より取り出さ
れる出力電流人ｇ、：トランジスタ１のエミッタ面積Ａ
Ｅ２　、　　　トランジスタ２のエミッタｍ［以上説明
したように、第１図に示した半導体集積回路化されたカ
レントミラー回路によって入力端子に流れる入力域流に
比ψ１１シたｌＩｌ！、流を取り出すことがでさていた
。

しかし、第１図の半導体集積回路化されたカレントミラ
ー回路には次のような欠点力Ｓありた。すなわち、入力
端子３に流れる入力′電流に対し約１１５０以下の比例
した小さな電流を取り出す場ＯＫは、第１のトランジス
タ１の工ごツタ面積を第２のトランジスタ２のエミッタ
面積の約５０倍以上にする必要が−ある。しかし製造上
のバラツキを抑さえるため半導体集積回路に作９込める
トランジスタの最小の大きさには自ずと限度かめる。

このため、第１のトランジスタ１の面積は非常に大きな
ものとなってしまうことになる。このことは半導体集積
回路を構成するシリコン単結晶！薄板のチップ面積が大
きくなってコストが高くなる欠点がある上、半導体集積
回路内の温度勾配の影響を受けて第１のトランジスタ］
と第２のトランジスタ２との整合がくずれ、入力端子３
に流れる入力電流に対し正確に比例した電流を取り出せ
なくなる欠点があった。

と、のように、第１図に示した半導体集積回路化された
カレントミラー回路において、入力端子３に流れる入力
電流に対し約１１５０以下の比例したｌ」＼さな電流を
取シ出す場合には以上説明したような欠点があった。

このような場合には、第２図に示すような半導体集積回
路化されたカレントミラー回路が用いられることもあっ
た。第２図において、ダイオード接続された第１のトラ
ンジスタの工εノタト第２のトランジスタ２のエミッタ
とはタ゛イオード接続された第３のトランジスタ５のコ
レクタおよびベースの接続点へ共通接続される。第４の
トランジスタ６のベースは第３のトランジスタ５のコレ
クタおよびベースの共通点へ接穂されている。第２のト
ランジスタ２のベースは第１のトランジスタのコレクタ
とベースの共通点へ接続されている。

入力端子３は第１と第４のトランジスタ１，６のコレク
タへ接続され、出力端子４は第２のトランジスタ２のコ
レクタへ接続されている。第３と第４のトランジスタ５
，６のエミッタは共通に基準電位点へ接続されている。

ここで、第２図に示した従来例は第１図に示した従来例
と同様に半導体集積回路化されているため、第１のトラ
ンジスタ１と第２のトランジスタ２は整合が取られてよ
シ、同じく第３のトランジスタ５と第４のトランジスタ
６も整合が取られている。第２のトランジスタ２の工ε
ツタ面゛槓に対し第１のトランジスタ１のエミッタ面積
はｆＪ　５〜２０倍に設定されている。この倍数をＫと
置へ一方、第３のトランジスタ５のエミッタ面積に対し
第４のトランジスタ６の工ばツタ面積も約５〜２０倍に
設定されている。同様にこの倍数をＬと置く。各トラン
ジスタに流れる低流の関係は次式％式％ （２） （３） （４） （５） （６） ｌ０１ＪＴ　：　　出力端子４より取シ出される出力′
電流１、：ｇｌのトランジスタ１に流れる電流１２　　
二ａＲ３のトランジスタ５に流れる′電流■３：　　第
４のトランジスタ６に流れる電流１１Ｎ　　；　　入力
端子３に流れる入力゛電流すなわち、第２図に示した半
導体集積回路化されたカレ／トミラ−回路によれば入力
端子３に流れる入力耐流ｌｏｔに対し１／３５〜１／４
４０で比例した小さな電流１０υＴを取シ出すことがで
きる。しかも、第１図に示したカレントミラー回路で実
現し７た場合よりもはるかに小さな面積ですむ。よって
、半褥体業績回路を構成するシリコン単結晶板の大きさ
を小ざくでさコストを下ける利点がある。その上、半嬶
体果槓回路を構成するシリコン単結晶板の内の温度勾配
の影響を受けにくくなるので、入力端子３にηＣれる入
力電流に対し正確に比例した電流を取シ出すことができ
る利点がめった。

しかしながら、出力端子４にコレクタ接続ぢれる第２の
トランジスタ２のエミッタは直接基準電位点へ接続され
ておらずダイオード接続された第３のトランジスタ５を
介して基準電位点へ接続されるため次のような欠点がめ
った。

すなわち、第１１Ｔ示した従来例では出力端子４にコレ
クタが接続される第２のトランジスタ２のエミッタは直
接基準電位点に接続されているため、出力端子４に印加
される電圧が約０．３Ｖ以上ろれば正常に動作できる。

これに対し、第２図に示、した例では出力端子４に印加
される電圧が約１０■以上ないと正常に動作することが
できないことになる。′″）葦シ、応用範囲が限定され
る欠点があった。

本発明の目的は、入力′電流に対し正確な比例関係をも
って光分小さい出力電流が得られ、かつ低邂位で制作可
能なカレントミラー回路を提供することにある。

本−Ａ明は、入力端と基準電位端との間に設けられたダ
イオード接続の第１トランジスタと、出力端と基準電位
端との間に設けられベース・エミッタ通路が第１のトラ
ンジスタのベース・エミッタ通路に並列に結合された第
２トランジスタとを有するカレントミラー回路において
、第１トランジスタと入力水との間にダイオード接続さ
れた他専亀型式の第３トランジスタを設け、さらに第３
トランジスタのベース・エミッタｍ路にベース・エミッ
タ悪路が並夕１」に結合された他４亀型式の第４トラン
ジスタを設けたことを特徴とし以下図面により本発明を
畦述する。

第３図に本発明による半導体東槓回路化されたカレント
ミラー回路の一夾施νりを示す。

第３図において、入力端子３は第１のトランジスタ】と
に異なる尋胤形式を有する第５．第６のトランジスタ７
．８の共通エミッタへ接続されている。第５のトランジ
スタ７はダイオード接続されている。トランジスタ７の
コレクタとベースの共通点（はタイオード接続された第
１のトランジスタ１のコレクタとベースの共通点へ接続
されている。第６のトランジスタ８のコレクタは基準電
位点へ接続でれている。その曲は第１図に示′した従来
例と同じである。

第３図に示した本発明によるカレントミラー回路は半導
体業績回路化されているため、第１．第２のトランジス
タ１，２は整合がとら）ｔており、文箱５と第６のトラ
ンジスタ７．８も接合カニとられている。４２のトラン
ジスタ２σ）エミッタ面積に対し第１のトランジスタ１
のエミッタ面積は約５〜２０活に設定されている。この
倍数６　Ｋ　（斤と置く。又、第５のトランジスタ７の
エミッタ面積に対し第６のトランジスタ８の工ばツタ面
枯・も約５〜２０倍に設定ちれ−Ｃい・る。この倍数を
Ｍ倍と筐く。したがって次式が崩立する。

■ＯＵ丁／１４．＝１／Ｋ Ｉ、／　Ｉ律＝１／（ｘ−１） 、’、　　工ｏｍ／　ＩＩム＝　ｌ　／　Ｋ　ニー１＜
Ｍたたし ＩＯ＋ＪＴ　：　　出力端子４より取り出森れる出力電
流１４　　　：　　鋼５と躬１のトランジスタ７．１に
流れる電流 １−＋Ｎ、：　　入力端子３に流れる人力電流すなわち
、第３図に示した本発明によるノルントミラー回路によ
れは、入力端子３に流れる入力電流１［Ｎに対し１／３
０〜１／４２０の比例した小さな区ｂ’Ｌ　’１０ＵＴ
−＜取Ｑ中ずことができる。しかも、粛１図に示した〃
レンＭラー回路で実現した場合よりもはるかに小さな−
Ｍ積ですむので、半導体集値回玲を構成′Ｔるシリコン
単結晶板の犬さｉ　ｋ　’Ｊ’さくでき、コストを下げ
ることができるオリ点がある。その上、半導体集積回路
を構成するシリコン単結晶板の内の温ル（勾配の影響を
受けにくくなるので、入力端子３に流れる入力′ｉ４流
１ｒＮに対して正確に比例した電流ＩＯυ丁を取り出す
ことができる利点がある。さら（Ｃその上、出力端子４
にコレクタの接続さｎる第２のトランジスタ２のエミッ
タは＠接基準−位点へ接続されるため、出力端子４に印
刀口される電圧が約０．３ｖ以上あれば正鵠゛に動作で
きる利点がある。

第４図に本発明の他の実施例を示す。この実施例は、第
３図に示した本発明によるカレントミラー回路に第７．
紀８のトランジスタ９，１０を追加したもので、その目
的とするところは、入力端子３に流れる入力電流に対し
第３図に示した本発明によるカレントミラー回路では実
現が困難なさらに小さくてかつ比例する気流を取り出そ
うとすることにある。たとえは、第４図に示し７た実施
例において、第２のトランジスタ２のエミッタ面積に対
し第１Ｑ）トランジスタ１の工はツタ面１ｒＪＸ′２：
１０倍に設定し、第５のトランジスタ７のエミッタ面積
に対し第６のトランジスタ８のエミッタ面積を９倍に設
定し、さらに第７のトランジスタ９のエミッタ面積に対
し第８のトランジスタ１０のエミッタ面棟金９倍に設定
すると、入力端子３に流れる入力鴫流ＩＩＮに対し正確
に１７１０００　で比例する゛１匠１０回を出力端子４
から取り出すことができる。

以上説明したように、本発明によれは出力端子に約０．
３■以上印加すれは入力端子に流れる入力畦流に対し正
確に比例する小さな電流を取り出すことができ、しかも
半導体集積回路のコストを下けることができたカレント
ミラー回路を構成することができるオリ点がある。

尚、上記実施例において、谷トランジスタの碑亀型を入
れかえてもよいことは無給である。また、基準電位端に
は接地低位が供給されるが、所定の電位が供給されても
よい。

【図面の簡単な説明】

第１図は従来のカレントミラー回路図、第２図は他の従
来例を示す回路図、第３図は本発明の一実施例を示す回
路図、第４図は本発明の他の実施例を示す回路図である
。 図において １、　　２．　　５．　　６．　　７．　　　Ｈ，９，
１０・・・・・・　ト　ラ　ン・ジスタ、３・・・・・
・入力端子、４・・・・・・出力端子をそれぞれ示す。 塔３図 り ユ

Claims (1)

【特許請求の範囲】
1. 入力端と基準電位端との間に設けられベース・コレクタ
   ーｊが観気的に結合された一導電型式の第１トランジス
   タと、出力端と基準′屯位端との闇にｋけらｆｌ、￥ｌ
   Ｊ　記第１　トランジスタのベースーエ＜７タ通路にベ
   ース−エミッタ通路が並列に結合された一得成型式のグ
   ２トランジスタとを有するカレントミラー回路において
   、前記入力端と前記第１トランジスタとの間にベース・
   コレクタ間が眠気的に結合された他４電型式の第３トラ
   ンジスタが設けられ、さらに該第３トランジスタのベー
   ス−エミッタ通路にベース−エミッタ通路が並列に結合
   された他４亀型式の第４トランジスタが設けられている
   こと′ｆｒ：！Ｖｆ徴とするカレントミラー回路。