JPS5917899B2 - 半導体スイッチ - Google Patents

Description

【発明の詳細な説明】 この発明は、集積回路、とりわけ高圧スイッチ訃よび単
一シリコン基板上に形成するに適した制御入力が与えら
れる高圧リレー用容量結合駆動回路を含む半導体スイツ
チに関する。

この発明はまた、高圧スイツチとこのスイツチに対する
制御ＤＣ入力との間の隔離を保つた上でＤＣ入力電圧を
高圧スイツチへ結合させることが要求される容量結合駆
動回路、および集積回路化されたＤＣリレーを含む半導
体電話回線回路に関する。従来の高圧スィツチに卦いて
は、そのスィツチ回路部分をたとえばＭＯＳ構造集積回
路１Ｃとして製造しようとする場合、ＤＣ入力から高圧
の出力信号を供給するためには、高圧スイツチの半導体
リレー接点とＤＣあるいはパルス化されたＤＣ電圧によ
つて前記回路に結合される制御入力との間の電気的隔離
を維持しなければならない。

従来、このような電気的隔離は光学カブラあるいはトラ
ンスによつてなされていた。しかしながら、従来知られ
ているＭＯＳＩＣ設計上の製造技術では、単一１Ｃチツ
プ上において、前記光学カプラあるいはトランスを回路
的に結合させることはできない。高圧スイツチの半導体
リレー出力とその制御入力との間の隔離は、ＩＣ構造に
｝いては本質的な事項である。それは、リレー出力の高
圧がその回路の入カロジツク部分を破壊し、好ましくな
いリレーのスイツチングが誘発されるからである。さら
に、高圧スイツチの出力端とその制御入力との隔離は、
このスイツチを接地回路から浮かせることが要求される
電話回線の回路構成などに応用する場合、特に好ましい
ことである。前述したように、光学カブラは別個に製造
されなければならず、これは、互いに隔離されねばなら
ぬ２つの回路間の信号伝達のために単一シリコン・チツ
プ上に製造されるというよりはむしろ、アセンブリイと
して一体化される。

この光学カブラは、通常、発光ダイオードＬＥＤとフオ
ト・トランジスタとによつて構成され、ＬＥＤ側に入力
電圧が与えられる。ＬＥＤから発せられた光学出力はフ
オト・トランジスタをオンさせ、入力電圧から隔離され
た出力電圧がフオト・トランジスタフから発生される。

このような光学カプラは周知のもので、リサーチ・アン
ド・エデユケイシヨン・アソシエイシヨン（Ｒｅｓｅａ
ｒｃｈａｎｄＥｄｕ一ＣａｔｉＯｎＡｓｓＯｃｉａｔｉ
Ｏｎ）によるモダン゜マイクロエレクトロニクス（ＭＯ
ｄｅｒｎＭｉｃｒＯ一ＥｌｅｃｔｒＯｎｉｃｓ）誌の１
９７４年第２版Ｐ３ｌ２乃至Ｐ３ｌ３に記載されている
。この発明は周知の誘電体隔離プロセスにもとづいて製
造されるＭＯＳＩＣに用いられると有利である。

この誘電体隔離プロセスに関しては、たとえば前記モダ
ン・マイクロエレクトロニクス誌１９７４年第２版Ｐ４
２５乃至Ｐ４３４に訃いて、詳細に述べられている。金
属酸化物半導体ダイスの表面にＶ字形にエツチングされ
る製造技術ＶＭＯＳは、特によく知られた技術である。
この製造技術においては、２つの拡散層間の縦方向の差
分すなわちチヤンネル長は短かく（たとえば数ミクロン
程度）に選ばれる。このような製造技術は、前述した光
学カプラの集積化はできないが、この発明に係る回路の
製造には好適な、典型的ＭＯＳロジツク技術の１つであ
る。上述した製造技術は周知であるから、ここではその
詳細について立ち入らないことにする。しかしながら、
この発明の理解を助けるために、前述したモダン・マイ
クロエレクトロニクス誌｝よびＭＯＳの製法に目を通し
て｝くことが望まれる。従来の光学カプラあるいはトラ
ンスを用いないここに開示される回路は、他のデバイス
とともに大規模集積回路ＬＳＩ化することもでき、また
電話回線回路の信号発生器などのように大量生産？れる
ＬＳＩに利用すると、コスト的に特に有利である。

上記信号発生器としては、たとえばロバート・ドライバ
ー（ＲＯｂｅｒｔＴｒｅｉｂｅｒ）による同時係属中の
米国特許出願洗７７３７１３に示されたものがある。こ
の特許出願は１９７７年３月２日になされ、本願と同じ
゛譲渡人に譲渡されている。この発明の目的は、集積回
路化に適した、高圧リレー用容量結合回路を含む半導体
スイツチを提供することである。

ＩＣリレーのための高圧スイツチ於よび容量結合駆動回
路の組合せは、次のようになつている。

すなわち、リレーの高圧出力に対する制御入力電圧の隔
離は、１組のペア・キヤパシタと逆相の駆動入力にのみ
応答するエクスクルーシブ０Ｒゲートとによつて達成さ
れる。プツシユ゜プル構成で１駆動される結合用の前記
ペア・キヤパシタは、１組のＭＯＳトランジスタのゲー
トに与えられるとこれらをオンさせる信号を論理ゲート
の出力に提供し、その出力が高圧スィツチとして用いら
れる。前記エクスクルーシブ０Ｒゲートは同相の１駆動
入力には応答しない。それゆえ、制御入力からのスイッ
チ出力の隔離不良によつてリレーのスイツチングの誤動
作が誘発されることはない。このスイツチと容量駆動回
路との組合せは、光学カブラやトランスを必要とするこ
となく、ＶＭＯＳ構造の単一シリコン・チツプ上に完全
に形成させることができる。第１図において、高圧スイ
ツチおよび容量結合駆動回路の組合せは、符号１０によ
つて示される。

５ＭＨｚのクロツク信号あるいはその他の適当な信号は
、入カロジツク１２内のＮＡＮＤゲートに結合され、こ
の信号は、与えられたクロツク・レートで供給されるＤ
Ｃ電圧をこの回路の高圧スィツチ１６部分に結合するた
めに、容量結合１駆動回路１４内の１組のペア・キヤパ
シタを駆動する。

１組のキヤパシタ２８あ・よび３０は、通常１０ｐＦ前
後の容量を持ち、１０−４秒程度の時定数を有するもの
となつている。

人カロジツク１２、容量結合駆動回路１４｝よび高圧ス
イツチ１６は、単一のシリコン・チツプ上に形成されて
もよい。このシリコン・チツプには、オン位置にあるス
イツチ１８にもとづいて与えられる５ＭＨｚのクロツク
か、スィツチ１８の制御信号入力におけるたとえば１０
０Ｈｚあるいはそれ以下のＤＣパルス信号が与えられる
。ＮＡＮＤゲート２０の論理入力の一方には５ＭＨｚの
クロツクが与えられ、他方の論理入力２４にはスィツチ
１６をオ７あるいはオンさせる低圧（０ボルト）あるい
は高圧（１５ボルト）のいずれかが与えられる。１５ボ
ルトのＤＣ電源端子２２は、ＮＡＮＤゲート２０の電源
入力に結合される。

制御信号周波数でのパルス・スィツチング動作は、スイ
ツチ１８のパルス制御信号入力位置に｝いて得られる。
スイツチ１８がオン位置にあるときは、ＤＣ電源端子２
２に与えられる１５ボルトのＤＣは、ＮＡＮＤゲート２
０の論理入力２４へ結合される。

この１５ボルトは、ライン２６を介してＮＡＮＤゲート
２０に結合される。するとＮＡＮＤゲート２０の出力に
はクロツク・レートが５ＭＨｚのクロツクが現われ、こ
のクロツクは１組のペア・キヤパシタ２８および３０に
与えられる。こうして得られた駆動電圧は、キヤパシタ
２８に直接与えられるとともに（同相）、インバータ３
２によつて反転されてキヤパシタ３０へ与えられる（逆
相）。１０ｐＦオーダ程度の結合用キヤパシタ２８およ
び３０は、ＤＣ電源端子２２によつて決定される電圧レ
ベルでもつて入カロジツク１２へ与えられる入力を、図
示するような４−ダイオード構造を含むダイオードブリ
ツジ回路３４へ容量結合させることに用いている。

こうして、キヤパシタ２８卦よび３０のダイオードブリ
ツジ側における電圧から、入力のＤＣ分は効果的にデカ
ツプリングされる。これにより、従来光学カプラによつ
てなされていた機能すなわち電気的隔離が行なわれるこ
とになる。ＮＡＮＤゲート２０訃よびインバータ３２に
与えられダイオードブリツジ回路３４に結合される１５
ボルトのＤＣは、ダイオードブリツジ回路３４の出力に
より給電されるエクスクルーシブ０Ｒゲート３６へも結
合される。キヤパシタ３８は、ダイオードブリツジ回路
３４からエクスクルーシブ０Ｒゲート３６へ与えられる
電源入力に対するフィルタとして設けられている。ダイ
オードブリツジ回路３４は、５ＭＨｚのクロツク・レー
トを有する入力矩形波を整流する全波整流回路を構成し
ている。高圧スイツチ１６のゲート電極に対するＤＣ電
圧の供給は、次のように行なわれる。

エクスクルーシブ０Ｒゲート３６の出力は、ダィオード
ブリツジ回路３４からの２つの論理入力４０於よび４２
が互いに逆相のとき、すなわちこれらの入力の一方が高
レベル（ロジツク１）であり他方が低レベル（ロジツク
０）のときにのみ、高レベル（オン）となる。エクスク
ルーシブ０Ｒゲート３６の出力が高レベル（ロジツク１
）のとき、この出力はダイオード４４を介してチヤージ
・キヤパシタ４６に結合され、高圧トランジスタ４８お
よび５０をターンオンさせる。このターンオンによつて
、トランジスタ４８訃よび５０それぞれのドレインから
導出された出力端子５２および５４の間に低抵抗導電路
が形成される。これらのトランジスタ４８，５０として
は、たとえば図示されたような接続のゲート、ソースお
よびドレインを有するＭＯＳトランジスタＶＭＰ２２（
パーツ番号）あるいは９０ボルト程度の耐圧を有するシ
リコニクス社製の他の同等品を用いてもよい。この耐圧
は、トランジスタの各種パラメータの変更によつて４０
０乃至５００ボルト程度に増大させることができるが、
ここでは９０ボルトの例を図示しておくに止める。次に
、高圧スィツチ／容量結合駆動回路１０の動作の説明に
移ろう。

ここでは、ライン２４を介してＮＡＮＤゲート２０に与
えられる入力が低レベル（０ボルト）である場合、すな
わちスイツチ１８がオフ位置にある場合を説明する。こ
の状態では、ＮＡＮＤゲート２０の出力は、キヤパシタ
２８卦よび３０によつてプロツクされたクロツクされて
いない１５ボルトのＤＣである。キヤパシタ２８訃よび
３０の残存チヤージは、漏洩電流として、抵抗５６｝よ
び５８それぞれに卦いて消費される。キヤパシタ４６は
抵抗６０を介して放電され、この結果トランジスタ４８
および５０に印加されるゲート・ソース間電圧はＯボル
トとなＤ、トランジスタ４８｝よび５０はターンオフさ
れる。すると、前記端子５２および５４の間は高抵抗に
なる。トランジスタ４８於よび５０の出力端子５２訃よ
び５４側からキヤパシタ２８卦よび３０側に漏洩するい
かなる電流も、キヤパシタ２８｝よび３０に対して同じ
電圧シフトを与えるが、この電圧シフトは、エクスクル
ーシブ０Ｒゲート３６の論理入力４０於よび４２に対し
ては同相信号となる。

前述したように、エクスクルーシブ０Ｒゲート３６は、
逆相入力にのみ応答するので、上記入力４０および４２
に与えられる同相信号に対しては、エクスクルーシブ０
Ｒゲート３６は応答しない。したがつて、高圧スイツチ
１６の出力端子５２卦よび５４に現われる出力電圧がス
イツチ動作に影響しないことは、明らかであろう。この
スイツチは、逆相１駆動されたときにのみ、ターンオン
されるのである。すなわち、エクスクルーシブ０Ｒゲー
ト３６の動作は、トランジスタ４８，５０卦よびキヤバ
シタ２８，３０のブレークダウン限界以下の全ての電圧
に渡つて、高圧スィツチ１６の出力電圧から電気的に隔
離されるのである。上記ブレークダウン限界は、前述し
たように、４００乃至５００ボルト程度である。全ての
能動素子は周知の製造技術によつて製造可能なＭＯＳト
ランジスタによつて構成できるので、従来の誘電体隔離
プロセスを用いることによつて、回路全体を単一のシリ
コン・チツプ上に形成することができる。こうして、接
地回路から隔離されてフロートしているスィツチされた
ＤＣ電圧が、出力端子５２卦よび５４に得られる。次に
第２図の説明に移ろう。

ここでは、電話回線回路の二次出力をスィツチングする
ためのフローテイング隔離ブリツジ回路が、符号１００
によつて示されている。この回路は、アナログ電話回線
すなわち局間中継線とデジタル・スイツチング・システ
ムとのインターフエィスをとるための、加入者線内に設
けられるプログラマブル信号発生器に好適である。この
タイプのデジタル・スイツチング・システムは、前述し
た同時係属中の米国出願Ａ６．７３３７ｌ３に卦いて詳
細に述べられている。前記回線回路とプログラマブル信
号発生器の詳細な動作を理解したい場合は、上記米国出
願の明細書を参照するとよい。ここでの記述のねらいは
、この発明に係るスィツチと図示された信号発生器との
結合関係を述べることであり、それで十分であろう。

このような回線回路装置に卦いては、チツプラィン１０
２卦よびリンクライン１０４に現われるようなアナログ
信号の到来は、デジタル化された感知電圧から変調され
た，駆動信号を引出すために、マイクロプロセサによつ
て感知されデジタル化されそして処理される。そして、
前記デジタル化された感知信号は、電話のリンギング電
圧などのような色々な信号が発生するように、前記プロ
グラマブル信号発生器へ帰還される。上述した回線回路
の詳細な説明は、同時係属中の米国出願洗７３３７１３
に述べられているので、これを参照してもよい。しかし
ながら、この発明の代表的応用例を理解するには、フエ
ライト・トランス１０６のような磁気結合手段によつて
、符号１００で示されるプログラマブル信号発生器が図
示されない回線回路の残部から隔離されるべきであるこ
とを知るだけで、十分である。プログラマブル信号発生
器によつて発生される信号の大きさはマイクロプロセサ
から引出される入力制御信号によつて決定されるので、
信号発生器１００はプログラマブル信号発生器として共
通に説明される。，駆動回路の駆動トランジスタ１１０
によつて、トランス１０６の一次側１０８に所定の電圧
値を与えるためには、マイクロプロセサから引出される
ベース駆動信号は、チツブライン１０２｝よびリングラ
イン１０４上の一定のＤＣ電圧発生のために、５０乃至
１００ｋＨｚオーダの可変パルス持続期間を有するもの
となる。

トランジスタ１１０に与えられるベース駆動信号のパル
ス持続期間は、テツブライン１０２｝よびリングライン
１０４上に卦ける負荷変動の感知にもとづいて、マイク
ロプロセサにより変更される。この負荷変動はたとえば
加入者側の電話フツクの状態変化を検出することによつ
て、前記回線回路内に卦いて感知され、トランンスタ１
１０を作動させるために、マイクロプロセサによつて、
パルス駆動のパルス持続期間が変化される。スイツチＳ
１乃至Ｓ６は、このような信号発生器に利用される。

スィツチＳ１乃至Ｓ６ふ・の卦のは、第１図を参照して
説明した、この発明にもとづく高圧スイツチ卦よび容量
結合１駆動回路を備えている。第１図のスイツチ１８に
卦いて図示された制御信号入力は、スイツチＳ３乃至Ｓ
６の制御入力に｝けるマイクロプロセサからのスイツチ
ング制御信号によつて、スイツチＳ３乃至Ｓ６のために
提供される。スィツチＳ１卦よびＳ２は、テストのため
にラインのいずれかの側を接地するために用いられても
よく、インダクタンス１１２は、このラインから、相対
的に低インピーダンスの信号発生器を隔離するために用
いられる。作動時においては、トランス１０６の一次側
１０８に蓄えられるエネルギＥは、Ｅ−１／２Ｌｉ２で
表わされる。

トランジスタ１１０がオンとなると、（図中のトランス
１０６のコイルに付された正極性を示す点は、負極性と
なる）ダイオード１１４は導通しない。一方、トランジ
スタ１１０がオフとなると、ダイオード１１４は導通さ
れ、シヤフト・キヤパシタ１１６が充電され、そして一
次側１０８に蓄えられた前記エネルギＥが、一次側１１
８に伝送される。トランス１０６に訃ける一次側から二
次側へのエネルギ伝送は、トランジスタ１１０のスイツ
チング動作によつて制御され、伝送されるエネルギ量す
なわち有効出力電圧は、トランジスタ１１０のスイツチ
ング動作のデユーティ・サイクルによつて制御される。
このデユーティ・サイクルは、トランジスタ１１０のベ
ースに与えられるパルス持続期間変調信号によつて、順
次制御される。この発明に係るスイツチＳ３乃至Ｓ６は
、第１図を参照して述べたＶＭＯＳスイツチによつて構
成してもよく、これらのスイツチは、その制御入力に｝
けるマイクロプロセサ制御のスイツチング・パルスに結
合された隔離トランスによつて、５駆動される。

ＡＣ信号は、半波整流信号訃よびスィツチＳ３乃至Ｓ６
によつて発生される。スィツチＳ３訃よびＳ４がオン（
オフ）のときは、スイツチＳ５｝よびＳ６はオフ（オン
）となる。たとえば、スィツチＳ３およびＳ４がオンの
ときキヤパシタ１１６の負極性はチツブラィン１０２に
結合され、正極性はリングライン１０４に結合される。
スイツチＳ３乃至Ｓ６に対する制御入力からこれらスィ
ツチの出力が隔離されるようＫフローテイング・ブリツ
ジを構成することは、重要なことである。以上述べた具
体化例にもとづくこの発明の記載から、当業者にとつて
自明な種々の変形、応用が本願クレームの主旨訃よび範
囲に含まれることは明らかであろう。

【図面の簡単な説明】

第１図はこの発明に係る高圧スイツチ訃よび容量結合駆
動回路を含む半導体スイツチの回路構成を示す図、第２
図はこの発明が応用された電話回線回路に用いるための
フローテイング隔離ブリツジ形信号発生器の概略構成を
示す図である。 １０・・・高圧スイツチ／容量結合駆動回路、１２・・
・入力ロジック、１４・・・容量結合駆動回路、１６・
・・高圧スイツチ、１８・・・スィツチ、２０・・・Ｎ
ＡＮＤゲート、２２・・・ＤＣ電源端子、２４，４０，
４２・・・論理入力、２８，３０・・・ペア・キヤパシ
タ、３２・・・インバータ、３４・・・ダィオードブリ
ツジ回路電圧リミタ、３６・・・エクスクルーシブ０Ｒ
ゲート、４６・・・チヤージ・キヤパシタ、４８，５０
・・・高圧トランジスタ、５２，５４・・・出力端子、
１００・・・フローティング隔離ブリツジ回路（プログ
ラマブル信号発生器）、１０２・・・チツブラィン、１
０４・・・リングライン、１０６・・・フエライト・ト
ランス１１０・・・駆動トランジスタ、Ｓ１〜Ｓ６・・
・スィツチ、１１２・・・インダクタンス １１６・・
・シヤント・キャパシタ。

Claims (1)

1. 【特許請求の範囲】 １ 低電圧入力から高電圧出力を得るものであつて、ａ
   ）前記低電圧入力を受ける第１入力端および所定周波数
   ５ＭＨｚの反復信号を受ける第２入力端を有し、前記低
   電圧入力の信号レベルに応じて前記所定周波数をもつ第
   １出力信号を提供する入力ゲート回路２０と；ｂ）前記
   入力ゲート回路２０からの前記第１出力信号を位相反転
   して位相反転信号を作り、前記第１出力信号および前記
   位相反転信号を一対の論理入力４０、４２に容量結合２
   ８、３０させるとともに、前記所定周波数をもち前記一
   対の論理入力の一方４２に与えられる信号の位相を前記
   所定周波数をもち前記一対の論理入力の他方４０に与え
   られる信号の位相からずらすインバータ回路３２と；ｃ
   ）前記一対の論理入力４０、４２に与えられる２つの信
   号に応答し、この２つの信号間に位相ずれが生じている
   ときに第２出力信号を提供する選択ゲート回路３６と、
   ｄ）前記選択ゲート回路３６からの前記第２出力信号に
   応じ、高電圧出力または低抵抗導電路のいずれかを与え
   る出力端５２、５４を有する高圧スイッチ回路４８、５
   ０とを備えたことを特徴とする半導体スイッチ。 ２ 前記入力ゲート回路はＮＡＮＤゲートを備えている
   ことを特徴とする特許請求の範囲第１項に記載の半導体
   スイッチ。 ３ 前記一対の論理入力は電圧リミタ３４を備え、この
   電圧リミタにより前記選択ゲート回路に入力される信号
   レベルが所定の電圧レベルに制限されることを特徴とす
   る特許請求の範囲第１項に記載の半導体スイッチ。 ４ 前記選択ゲート回路はエクスクルーシブＯＲゲート
   を有することを特徴とする特許請求の範囲第１項に記載
   の半導体スイッチ。 ５ 前記入力ゲート回路、前記インバータ回路、前記選
   択ゲート回路および前記高圧スイッチ回路は、単一のシ
   リコン・チップ上に形成されることを特徴とする特許請
   求の範囲第１項に記載の半導体スイッチ。 ６ 前記高圧スイッチ回路は、前記選択ゲート回路の出
   力によつてオンし前記選択ゲート回路の出力が停止した
   時にオフする一対のスイッチ・トランジスタを有するこ
   とを特徴とする特許請求の範囲第１項に記載の半導体ス
   イッチ。 ７ 前記一対のスイッチ・トランジスタは、前記選択ゲ
   ート回路の出力端に結合されるゲートをもち、前記選択
   ゲート回路の出力に応じて前記一対のスイッチ・トラン
   ジスタのドレイン間に高抵抗電路または低抵抗導電路の
   いずれかを提供するＭＯＳトランジスタであることを特
   徴とする特許請求の範囲第６項に記載の半導体スイッチ
   。 ８ 前記一対のスイッチ・トランジスタはＶＭＯＳトラ
   ンジスタであることを特徴とする特許請求の範囲第７項
   に記載の半導体スイッチ。