JPS59180731A - 桁指定制御方式 - Google Patents
桁指定制御方式Info
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- JPS59180731A JPS59180731A JP58055782A JP5578283A JPS59180731A JP S59180731 A JPS59180731 A JP S59180731A JP 58055782 A JP58055782 A JP 58055782A JP 5578283 A JP5578283 A JP 5578283A JP S59180731 A JPS59180731 A JP S59180731A
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- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
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- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ）１発明の技術分野
本発明は間接桁指定制御方式に係り、特にプログラム命
令をマイクロ命令に変換する為のアドレス変換器及びマ
イクロ命令を格納した制御メモリ等を有する制御装置に
於ける桁指定制御方式に関するものである。
令をマイクロ命令に変換する為のアドレス変換器及びマ
イクロ命令を格納した制御メモリ等を有する制御装置に
於ける桁指定制御方式に関するものである。
（ｂ）、従来技術と問題点
一般に交換機等の制御装置に於けるプログラム制御はプ
ログラム命令をマイクロ・プログラム命令に変換して実
行し、装置の小型化と高速化を計ることが行われている
。かかる制御装置にはプログラム命令をマイクロ・プロ
グラム命令に変換する為のアドレス変換器とプログラム
命令を格納するメモリを備えている。
ログラム命令をマイクロ・プログラム命令に変換して実
行し、装置の小型化と高速化を計ることが行われている
。かかる制御装置にはプログラム命令をマイクロ・プロ
グラム命令に変換する為のアドレス変換器とプログラム
命令を格納するメモリを備えている。
従来プログラム命令中、レジスタ間の演算、編集をする
ＲＤ形の命令として桁指定命令がある。
ＲＤ形の命令として桁指定命令がある。
第１図（イ）は此の種桁指定命令の一例を示すもので、
図中ｆは操作指定部（８ビツト）で本例の場合桁指定命
令が入り、ｒｌ、ｒ２は夫々演算レジスタ指定部（４ビ
ツト）、旧は桁指定長さ指定部（５ビツト） 、ｄｓは
桁指定始端指定部（５ビツト）、ｄｒはｄｓ間接を旨定
指定部（１ビツト）であり、桁指定は演算レジスタ指定
部のｒ２（通称第２オペランドと云う）に対して行われ
、ｄｒが“０″の時（此れを以下直接桁指定と称する）
語内の始端の桁番号をｄｓにより指定し、データの長さ
の桁数をｄｌで指定し、ｄｒが“１”の時即ち、ｄｓ間
接指定の場合はｄｓとして固定的にレジスタＲ１の下５
ビットをｄｓとして用いる。
図中ｆは操作指定部（８ビツト）で本例の場合桁指定命
令が入り、ｒｌ、ｒ２は夫々演算レジスタ指定部（４ビ
ツト）、旧は桁指定長さ指定部（５ビツト） 、ｄｓは
桁指定始端指定部（５ビツト）、ｄｒはｄｓ間接を旨定
指定部（１ビツト）であり、桁指定は演算レジスタ指定
部のｒ２（通称第２オペランドと云う）に対して行われ
、ｄｒが“０″の時（此れを以下直接桁指定と称する）
語内の始端の桁番号をｄｓにより指定し、データの長さ
の桁数をｄｌで指定し、ｄｒが“１”の時即ち、ｄｓ間
接指定の場合はｄｓとして固定的にレジスタＲ１の下５
ビットをｄｓとして用いる。
第１図（ロ）、（ハ）は此の桁指定命令の一例としてロ
ード命令形の場合の直接桁指定命令及び間接桁指定命令
を示す。
ード命令形の場合の直接桁指定命令及び間接桁指定命令
を示す。
（ロ）図に示す直接桁指定命令の場合は、（イ）図の命
令の演算レジスタ指定部ｒ２で示される。
令の演算レジスタ指定部ｒ２で示される。
レジスタの内容中、始端指定部ｄｓで示されるビット位
置より指定部ｄｉで指定されるビット長分の内容（図中
斜線部）が演算レジスタ指定部ｒ１で示される。
置より指定部ｄｉで指定されるビット長分の内容（図中
斜線部）が演算レジスタ指定部ｒ１で示される。
一方間接桁指定命令の場合は、（ハ）図に示す様に始端
指定部ｄｓに換えて、レジスタＲ１の最右位置ビットよ
り例えば５ビット分ａを始端指定部としてレジスタ指定
部ｒ２で示されたレジスタの内容から指定部ｄ１で示さ
れるビット長分の内容（図中斜線部）がレジスタ指定部
ｒ１で指定されたレジスタに格納される。
指定部ｄｓに換えて、レジスタＲ１の最右位置ビットよ
り例えば５ビット分ａを始端指定部としてレジスタ指定
部ｒ２で示されたレジスタの内容から指定部ｄ１で示さ
れるビット長分の内容（図中斜線部）がレジスタ指定部
ｒ１で指定されたレジスタに格納される。
直接桁指定命令は任意の数値を持って来て演算を行う時
演算する範囲を指定するのに使用され、間接桁指定命令
は其の際特定のレジスタの内容を指定する形式で繰り返
し演算を行う時には便利である。
演算する範囲を指定するのに使用され、間接桁指定命令
は其の際特定のレジスタの内容を指定する形式で繰り返
し演算を行う時には便利である。
此の種桁指定命令を制御装置で実行する際に、上述の直
接桁指定命令、間接桁指定命令の区別なく桁指定に必要
な始端指定部のｄｓ情報としてレジスタＲ１からの情報
を抽出、保持すると云う処理操作を行っていた。
接桁指定命令、間接桁指定命令の区別なく桁指定に必要
な始端指定部のｄｓ情報としてレジスタＲ１からの情報
を抽出、保持すると云う処理操作を行っていた。
然し交換機等の制御に於いては普通間接桁指定命令は直
接桁指定命令に比し使用頻度は大変少ない。
接桁指定命令に比し使用頻度は大変少ない。
間接桁指定命令に必要な情報をレジスタに格納すると云
う操作は桁指定命令では元来不必要であり、従って交換
の分野に於いては使用頻度の多い直接桁指定命令では常
に１マイクロ・サイクルの時間が無駄に使われると云う
欠点があった。
う操作は桁指定命令では元来不必要であり、従って交換
の分野に於いては使用頻度の多い直接桁指定命令では常
に１マイクロ・サイクルの時間が無駄に使われると云う
欠点があった。
叉此の間接桁指定命令と直接桁指定命令とをプログラム
命令からマイクロ・プログラム命令に変換する際に夫々
区別してマイクロ・プログラム命令を実行する様にし、
直接桁指定命令のサイクルを節約することも考えられる
が、此の方法では逆にマイクロ・プログラム命令を桁指
定命令の種別毎に設ける必要が生ずる。
命令からマイクロ・プログラム命令に変換する際に夫々
区別してマイクロ・プログラム命令を実行する様にし、
直接桁指定命令のサイクルを節約することも考えられる
が、此の方法では逆にマイクロ・プログラム命令を桁指
定命令の種別毎に設ける必要が生ずる。
（Ｃ）０発明の目的
本発明の目的は従来技術の有する上記の欠点を除去し、
平均命令実行時間が短く、且つ間接桁指定命令と直接桁
指定命令とが同一のマイクロ・プログラムを使用するこ
とが出来、而もハード・ウェアの追加が極めて少ない桁
指定制御方式を提供することである。
平均命令実行時間が短く、且つ間接桁指定命令と直接桁
指定命令とが同一のマイクロ・プログラムを使用するこ
とが出来、而もハード・ウェアの追加が極めて少ない桁
指定制御方式を提供することである。
ｃｄ）０発明の構成
上記の目的は本発明によれば、プログラム命令をマイク
ロ命令に変換してプログラムを実行する制御装置に於い
て、前記プログラム命令が桁指定命令に関するものであ
るときに、該桁指定命令が直接桁指定命令か間接桁指定
命令かを識別判断する手段を設け、該手段により間接桁
指定命令であると判断した時該間接桁指定命令に対応し
たマイクロ命令及び桁指定に関する共通のマイクロ命令
を実行し、直接桁命令であると判断した時は前記共通の
マイクロ命令のみを実行することを特徴とする間接桁指
定制御方式を提供することにより達成される。
ロ命令に変換してプログラムを実行する制御装置に於い
て、前記プログラム命令が桁指定命令に関するものであ
るときに、該桁指定命令が直接桁指定命令か間接桁指定
命令かを識別判断する手段を設け、該手段により間接桁
指定命令であると判断した時該間接桁指定命令に対応し
たマイクロ命令及び桁指定に関する共通のマイクロ命令
を実行し、直接桁命令であると判断した時は前記共通の
マイクロ命令のみを実行することを特徴とする間接桁指
定制御方式を提供することにより達成される。
（ｅ）０発明の実施例
第２図は本発明による制御装置の一実施例の構成図であ
る。
る。
図に於いて、ＭＡＲはメモリＭＭへのアクセスする際命
令フェッチ、オペランド・フェッチ、オペランド・スト
ア等のアドレスを格納するアドレス・レジスタ、Ａ Ｌ
Ｕｏはアドレス・レジスタＭＡＲへ格納するデータの
演算回路、ＬＲは次に実行すべき命令のアドレスを記憶
するレジスタ、ＭＢＲはメモリＭＭへの書込みデータ／
読み出しデータ、演算途中結果等を記憶するバッファ・
レジスタ、ＰＲＩＲは次に実行すべき命令を記憶するレ
ジスタ、ＩＲは現在実行中の命令を記憶するレジスタ、
ＭＡＣは各プログラム命令に対応するマイクロ・プログ
ラム命令の先頭アドレス、命令タイプ（ＲＸ形、ＲＤ形
等）、制御情報等を記憶するアドレス変換器でＲＯＭメ
モリに内臓される。
令フェッチ、オペランド・フェッチ、オペランド・スト
ア等のアドレスを格納するアドレス・レジスタ、Ａ Ｌ
Ｕｏはアドレス・レジスタＭＡＲへ格納するデータの
演算回路、ＬＲは次に実行すべき命令のアドレスを記憶
するレジスタ、ＭＢＲはメモリＭＭへの書込みデータ／
読み出しデータ、演算途中結果等を記憶するバッファ・
レジスタ、ＰＲＩＲは次に実行すべき命令を記憶するレ
ジスタ、ＩＲは現在実行中の命令を記憶するレジスタ、
ＭＡＣは各プログラム命令に対応するマイクロ・プログ
ラム命令の先頭アドレス、命令タイプ（ＲＸ形、ＲＤ形
等）、制御情報等を記憶するアドレス変換器でＲＯＭメ
モリに内臓される。
ＶＥＣは割り込み等に使用されるベクタージャンプアド
レスを格納するアドレス・レジスタ、ＪＣはジャンプ命
令のアドレスを発生させる発生回路、ＳＱはマイクロ・
プログラムのアドレス制御回路で、ベクタージャンプア
ドレスを格納するＡＲ。
レスを格納するアドレス・レジスタ、ＪＣはジャンプ命
令のアドレスを発生させる発生回路、ＳＱはマイクロ・
プログラムのアドレス制御回路で、ベクタージャンプア
ドレスを格納するＡＲ。
サブルーチン等のネストを組む為のスタック・レジスタ
５ＴＫＯ−３ＴＫ３、最後に記憶したスタック・レジス
タＳＴＫ ｉのアドレスを示すレジスタＳＴＰ、次に実
行するマイクロ・プログラム命令のアドレスを選択する
選択回路ＭＰＸ、次に実行するマイクロ・プログラム命
令のアドレスを加算器（＋１加算）ＩＮＣを介して格納
するアドレス・レジスタＭＰＣから構成され、ＣＭはマ
イクロ・プログラム記憶する制御メモリ（ＲＯＭに内１
１ｆｉ）、ＳＥＬはＣＭの読み出しデータと他からの制
御データ（例えばＩＲ等）を選択する選択回路、ＣＭＩ
Ｒはマイクロ・プログラム命令を一旦記憶するレジスタ
、５ＣＴＬはアドレス制御回路ＳＱの制御回路、ＲＡＬ
Ｕはマイクロ・プログラム命令等を実行する上で各種レ
ジスタ間演算等を行う演算回路で、汎用レジスタＲＯ−
Ｒ１５、演算用のバッファ・レジスタＱＲＥＧ、演算器
ＡＬＵ等から構成され、５ＨＴＲは左方向のシフト回路
、５ＨＣＲはシフト量（始端位置）を記憶する記憶回路
、５ＨＢＲはシフト結果を一時ランチするバッファ・レ
ジスタ、ＦＦＧはプログラムの実行状態、割り込み発生
状態等システムの動作を規定する為に使用されるフリッ
プ・フロップ回路群であるが本発明に直接かかわるもの
でないので詳細は省略する。
５ＴＫＯ−３ＴＫ３、最後に記憶したスタック・レジス
タＳＴＫ ｉのアドレスを示すレジスタＳＴＰ、次に実
行するマイクロ・プログラム命令のアドレスを選択する
選択回路ＭＰＸ、次に実行するマイクロ・プログラム命
令のアドレスを加算器（＋１加算）ＩＮＣを介して格納
するアドレス・レジスタＭＰＣから構成され、ＣＭはマ
イクロ・プログラム記憶する制御メモリ（ＲＯＭに内１
１ｆｉ）、ＳＥＬはＣＭの読み出しデータと他からの制
御データ（例えばＩＲ等）を選択する選択回路、ＣＭＩ
Ｒはマイクロ・プログラム命令を一旦記憶するレジスタ
、５ＣＴＬはアドレス制御回路ＳＱの制御回路、ＲＡＬ
Ｕはマイクロ・プログラム命令等を実行する上で各種レ
ジスタ間演算等を行う演算回路で、汎用レジスタＲＯ−
Ｒ１５、演算用のバッファ・レジスタＱＲＥＧ、演算器
ＡＬＵ等から構成され、５ＨＴＲは左方向のシフト回路
、５ＨＣＲはシフト量（始端位置）を記憶する記憶回路
、５ＨＢＲはシフト結果を一時ランチするバッファ・レ
ジスタ、ＦＦＧはプログラムの実行状態、割り込み発生
状態等システムの動作を規定する為に使用されるフリッ
プ・フロップ回路群であるが本発明に直接かかわるもの
でないので詳細は省略する。
尚図中のＭＭＣはメモリＭＭの制御回路、ＲＢＳ。
ＤＢＳは夫々リザルト・バス、データ・ハスである。
普通メモリＭＭに格納されたプログラム命令はレジスタ
ＬＲの指示に基づきレジスタＭＡＲを介して送られるア
ドレスに従ってレジスタＰＲＩＲに読み出され、保持さ
れ命令レジスタＩＲに送られる。即ちレジスタＩＲで命
令実行中に、レジスタＰＲＩＲには次の命令が取り込ま
れ格納される先行制御方式をとる。命令がレジスターＨ
に入ると第１図に示した様に命令の操作指定部ｆにより
該命令に対応したマイクロ命令の格納アドレスをアドレ
ス変換器ＭＡＣから抽出し、アドレス制御回路ＳＱの選
択回路ＭＰＸを介し、該アドレスを制御メモリＣＭへ送
る。
ＬＲの指示に基づきレジスタＭＡＲを介して送られるア
ドレスに従ってレジスタＰＲＩＲに読み出され、保持さ
れ命令レジスタＩＲに送られる。即ちレジスタＩＲで命
令実行中に、レジスタＰＲＩＲには次の命令が取り込ま
れ格納される先行制御方式をとる。命令がレジスターＨ
に入ると第１図に示した様に命令の操作指定部ｆにより
該命令に対応したマイクロ命令の格納アドレスをアドレ
ス変換器ＭＡＣから抽出し、アドレス制御回路ＳＱの選
択回路ＭＰＸを介し、該アドレスを制御メモリＣＭへ送
る。
此のアドレスによりマイクロ命令が抽出されレジスタＣ
ＭＩＲへ読み込まれると共に其のマイクロ命令アドレス
は＋１加算され、次のマイクロ命令アドレスとしてアド
レスレジスタＭＰＣに格納される。レジスターＲ内の命
令は必要により演算回路ＲＡＬＵのレジスタ等にアクセ
スし、各種データ処理を行う。
ＭＩＲへ読み込まれると共に其のマイクロ命令アドレス
は＋１加算され、次のマイクロ命令アドレスとしてアド
レスレジスタＭＰＣに格納される。レジスターＲ内の命
令は必要により演算回路ＲＡＬＵのレジスタ等にアクセ
スし、各種データ処理を行う。
そこで従来プログラム命令が桁指定に関係するものであ
る時、第１図（ハ）で説明した様に間接桁指定の場合（
ｄｒ＝１の桁指定命令の場合）には、始端指定の情報（
シフト量）を演算回路ＲＡＬＵのレジスタＲ１より抽出
し演算器ＡＬＵＩを介し記憶回路５ＨＣＲに格納し、レ
ジスタ指定部ｒ２で指示されたレジスタＲｉの内容をシ
フト回路ＳＨＴＲに格納する時の其のシフト量としてい
る為、プログラム命令が直接桁指定命令である場合、其
のシフト量を命令レジスタｒＲのｄｓ部分より直接（第
２図の■）取り出しているにもかかわらず間接桁指定命
令と同様にレジスタＲ１の内容を記憶回路５ＨＣＲへ転
送していた。
る時、第１図（ハ）で説明した様に間接桁指定の場合（
ｄｒ＝１の桁指定命令の場合）には、始端指定の情報（
シフト量）を演算回路ＲＡＬＵのレジスタＲ１より抽出
し演算器ＡＬＵＩを介し記憶回路５ＨＣＲに格納し、レ
ジスタ指定部ｒ２で指示されたレジスタＲｉの内容をシ
フト回路ＳＨＴＲに格納する時の其のシフト量としてい
る為、プログラム命令が直接桁指定命令である場合、其
のシフト量を命令レジスタｒＲのｄｓ部分より直接（第
２図の■）取り出しているにもかかわらず間接桁指定命
令と同様にレジスタＲ１の内容を記憶回路５ＨＣＲへ転
送していた。
従って直接桁指定命令の場合には不要な命令サイクル（
即ちレジスタＲ１の内容を転送するサイクル）を有する
ことになっていた。
即ちレジスタＲ１の内容を転送するサイクル）を有する
ことになっていた。
本発明では、此の直接桁指定命令の場合には上記のレジ
スタＲ１の内容を転送するマイクロ命令を不要とし、且
つ間接桁指定命令と共通の処理をするマイクロ命令を有
用とすることに着目したものである。
スタＲ１の内容を転送するマイクロ命令を不要とし、且
つ間接桁指定命令と共通の処理をするマイクロ命令を有
用とすることに着目したものである。
第３図は本発明の桁指定命令制御方式のマイクロ命令レ
ベルでの処理ステップを示すもので（イ）図は間接桁指
定命令の場合、（ロ）は直接桁指定命令の場合を示す。
ベルでの処理ステップを示すもので（イ）図は間接桁指
定命令の場合、（ロ）は直接桁指定命令の場合を示す。
命令が間接桁指定命令である場合、即ちレジスタＩＲの
ｄｒがａｌ＋＋である場合、アドレス変換器Ｍ０ ＡＣより出力されるアドレスは本実施例では１００番地
から開始され先ずレジスタＲ１の内容を記憶回路Ｓ Ｈ
ＣＲへ格納する命令（、Ｒ１）−３ＨＣＲが実行される
。
ｄｒがａｌ＋＋である場合、アドレス変換器Ｍ０ ＡＣより出力されるアドレスは本実施例では１００番地
から開始され先ずレジスタＲ１の内容を記憶回路Ｓ Ｈ
ＣＲへ格納する命令（、Ｒ１）−３ＨＣＲが実行される
。
次に１０１番地のレジスタ指定部ｒ２の指示するレジス
タＲｉの内容をシフト回路５ＨＢＲへ格納し、前記記憶
回路５ＨＣＲ内のシフト量分、シフトさせる命令（ｒ
２ ） ｄ−３，ＨＢ Ｒを実行し、１０２番地の命令
（ＳＨＢＲ）＝ｒｌの実行によりレジスタ指定部ｒ１の
指示したレジスタに其のシフト結果が格納される。
タＲｉの内容をシフト回路５ＨＢＲへ格納し、前記記憶
回路５ＨＣＲ内のシフト量分、シフトさせる命令（ｒ
２ ） ｄ−３，ＨＢ Ｒを実行し、１０２番地の命令
（ＳＨＢＲ）＝ｒｌの実行によりレジスタ指定部ｒ１の
指示したレジスタに其のシフト結果が格納される。
一方直接桁指定命令の場合、即ちレジスタＩＲのｄｒが
“０”である場合、先の間接桁指定命令と同様アドレス
変換器ＭＡＣより１００番地が出力されるが、本発明の
アドレス変更手段（第１図中Ａで示され、其の詳細は第
４図で明らかにされる）により１０１番地に変更され、
命令（ｒ ２ ） ｄ−３ＨＢＲ１命令（Ｓ ＨＢ Ｒ
） −＝ｒ １が実行される。此の時桁指定の始端指定
情報（ｄｓ）はレジスタｒＲの■で示す様にシフト回路
に入力される。
“０”である場合、先の間接桁指定命令と同様アドレス
変換器ＭＡＣより１００番地が出力されるが、本発明の
アドレス変更手段（第１図中Ａで示され、其の詳細は第
４図で明らかにされる）により１０１番地に変更され、
命令（ｒ ２ ） ｄ−３ＨＢＲ１命令（Ｓ ＨＢ Ｒ
） −＝ｒ １が実行される。此の時桁指定の始端指定
情報（ｄｓ）はレジスタｒＲの■で示す様にシフト回路
に入力される。
第４図は本発明の桁指定制御方式の構成図で、第１図の
アドレス変換器ＭＡＣより出力されるマイクロ命令のア
ドレスに第３図で説明した様に桁指定命令が直接桁指定
命令である場合には１番地アドレスを更新する手段Ａの
具体的構成を示すものである。
アドレス変換器ＭＡＣより出力されるマイクロ命令のア
ドレスに第３図で説明した様に桁指定命令が直接桁指定
命令である場合には１番地アドレスを更新する手段Ａの
具体的構成を示すものである。
第４図に於いて、命令レジスタＴＲの間接指定部ｄｒの
情報が“０”で（第１図の■）、アドレス変換器ＭＡＣ
より出力される命令形がＲＤ形（レジスタ間の演算命令
）で、且つメモリ制御回路ＭＭＣのプログラム命令サイ
クルが命令終了信号（即ち現ＩＲに格納された命令が実
行されるサイクルテＰＲＩ Ｒには次命令が入るサイク
ル−第１図の■で与えられる）が入力された時アンド・
ゲートＡＮＤがオンとなり、“１”信号がオア・ゲート
ＯＲを通してＭＰＸへ１ビツトの情報“１”が入力され
る。即ちＭＡＣから出力されるアドレスの最右端の１ビ
ツトを１″とする。
情報が“０”で（第１図の■）、アドレス変換器ＭＡＣ
より出力される命令形がＲＤ形（レジスタ間の演算命令
）で、且つメモリ制御回路ＭＭＣのプログラム命令サイ
クルが命令終了信号（即ち現ＩＲに格納された命令が実
行されるサイクルテＰＲＩ Ｒには次命令が入るサイク
ル−第１図の■で与えられる）が入力された時アンド・
ゲートＡＮＤがオンとなり、“１”信号がオア・ゲート
ＯＲを通してＭＰＸへ１ビツトの情報“１”が入力され
る。即ちＭＡＣから出力されるアドレスの最右端の１ビ
ツトを１″とする。
叉上記Ｉ Ｒ（ｄｒ） 、ＭＡ Ｃ（ＲＤ） 、ＭＭＣ
（ＥＮＤ）のアンド条件が成立した時は、通常のＭＡ１ Ｃから出力されるアドレスの最右端ビットは変更される
ことなく、ＭＡＣ（２０）として出力され選択回路ＭＰ
Ｘへ入力される。
（ＥＮＤ）のアンド条件が成立した時は、通常のＭＡ１ Ｃから出力されるアドレスの最右端ビットは変更される
ことなく、ＭＡＣ（２０）として出力され選択回路ＭＰ
Ｘへ入力される。
尚此の時本回路で変更の対象とされるビットはＭＡＣか
ら出力されるアドレスの１ビツトだけであり、他のアド
レス・ビットはＭＡＣからの出力そのものが素通りして
ＭＰＸへ入力される。
ら出力されるアドレスの１ビツトだけであり、他のアド
レス・ビットはＭＡＣからの出力そのものが素通りして
ＭＰＸへ入力される。
即ちＭＡＣの特定ビットを見ることでＲＤ形命令である
と判定した後、間接桁指定の時はＣＭアドレスの最右端
ビットを“１”とし、該命令のマイクロ・プログラムを
開始する。
と判定した後、間接桁指定の時はＣＭアドレスの最右端
ビットを“１”とし、該命令のマイクロ・プログラムを
開始する。
尚上記説明の回路構成はあくまで一実施例であり、叉命
令レジスタ等３２ビット構成に限られるものではなく、
レジスタ指定部ｒ１、ｒ２其の他ｄｒ、ｄｓ、 ｄ１等
ビット構成、ビット位置等は此れに限定されるものでは
ない。
令レジスタ等３２ビット構成に限られるものではなく、
レジスタ指定部ｒ１、ｒ２其の他ｄｒ、ｄｓ、 ｄ１等
ビット構成、ビット位置等は此れに限定されるものでは
ない。
叉本発明の回路構成として、ＭＭＣはＣＣ−ＭＭ間のデ
ータを一時記憶し且つＭＭへのタイミング信号を発生す
る回路であり、上記の回路を構成するには普通制御装置
の汎用レジスタ及びレジスタ３ ２ と演算論理用ユニツトは４ビツト・スライス・マイクロ
・プロセッサＬＳＩを８個並列に並べて３２ビツト構成
とする（鎖線で囲ったＲＡＬＵ部）ことが出来、叉マイ
クロ・プログラムのアドレス制御回路には４ビツト・ス
ライス・マイクロ・シークエンサＬＳＩを３個並列に並
べて使用出来る（鎖線で囲ったＳＱ）。
ータを一時記憶し且つＭＭへのタイミング信号を発生す
る回路であり、上記の回路を構成するには普通制御装置
の汎用レジスタ及びレジスタ３ ２ と演算論理用ユニツトは４ビツト・スライス・マイクロ
・プロセッサＬＳＩを８個並列に並べて３２ビツト構成
とする（鎖線で囲ったＲＡＬＵ部）ことが出来、叉マイ
クロ・プログラムのアドレス制御回路には４ビツト・ス
ライス・マイクロ・シークエンサＬＳＩを３個並列に並
べて使用出来る（鎖線で囲ったＳＱ）。
此の為本実施例では、１２ビツトとし最大４に番地のア
ドレス制御が可能である。但し制御メモリＣＭ自体は最
大２にワード程である。其の他の論理部はＴＴＬ、ＩＣ
回路等にて構成される。
ドレス制御が可能である。但し制御メモリＣＭ自体は最
大２にワード程である。其の他の論理部はＴＴＬ、ＩＣ
回路等にて構成される。
（ｆ）０発明の効果
以上詳細に説明した様に本発明によれば、わずかの回路
の追加で平均命令実行時間が短く出来、且つ間接桁指定
命令と桁指定命令とが同一のマイクロ・プログラムを使
用することが出来、マイクロ・プログラム制御方式をと
る交換機の制御装置、情報処理装置に採用して大きい効
果がある。
の追加で平均命令実行時間が短く出来、且つ間接桁指定
命令と桁指定命令とが同一のマイクロ・プログラムを使
用することが出来、マイクロ・プログラム制御方式をと
る交換機の制御装置、情報処理装置に採用して大きい効
果がある。
第１図は本発明に係る桁指定命令の構成例を示４
すもので、（イ）図は命令構成を、（ロ）図は直接桁指
定命令、（ハ）図は間接桁指定命令を説明する図である
。 第２図は本発明に係る制御装置の構成図、第３図は本発
明の桁指定命令制御方式の処理ステップを示す図で、（
イ）図は間接桁指定命令の場合、（ロ）図は直接桁指定
命令の場合の図である。 第４図は本発明の桁指定命令制御方式を実現するアドレ
ス変更部の回路構成を示す図である。 図中ｆは操作指定部、ｒｌ、ｒ２は夫々演算レジスタ指
定部、ｄｒはｄｓ間接指定指定部、ｄｉは桁指定長さ指
定部、ｄｓは桁指定始端指定部、ＩＲは命令レジスタ、
ＭＡＣはアドレス変換器、ＭＣは制御メモリ、５ＨＴＲ
はシフト回路である。 ５
定命令、（ハ）図は間接桁指定命令を説明する図である
。 第２図は本発明に係る制御装置の構成図、第３図は本発
明の桁指定命令制御方式の処理ステップを示す図で、（
イ）図は間接桁指定命令の場合、（ロ）図は直接桁指定
命令の場合の図である。 第４図は本発明の桁指定命令制御方式を実現するアドレ
ス変更部の回路構成を示す図である。 図中ｆは操作指定部、ｒｌ、ｒ２は夫々演算レジスタ指
定部、ｄｒはｄｓ間接指定指定部、ｄｉは桁指定長さ指
定部、ｄｓは桁指定始端指定部、ＩＲは命令レジスタ、
ＭＡＣはアドレス変換器、ＭＣは制御メモリ、５ＨＴＲ
はシフト回路である。 ５
Claims (1)
- プログラム命令をマイクロ命令に変換してプログラムを
実行する制御装置に於いて、前記プログラム命令が桁指
定命令に関するものであるときに、該桁指定命令が直接
桁指定命令か間接桁指定命令かを識別判断する手段を設
け、該手段により間接桁指定命令であると判断した時該
間接桁指定命令に対応したマイクロ命令及び桁指定に関
する共通のマイクロ命令を実行し、直接桁命令であると
判断した時は前記共通のマイクロ命令のみを実行するこ
とを特徴とする間接桁指定制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58055782A JPS59180731A (ja) | 1983-03-31 | 1983-03-31 | 桁指定制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58055782A JPS59180731A (ja) | 1983-03-31 | 1983-03-31 | 桁指定制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59180731A true JPS59180731A (ja) | 1984-10-13 |
Family
ID=13008464
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58055782A Pending JPS59180731A (ja) | 1983-03-31 | 1983-03-31 | 桁指定制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59180731A (ja) |
-
1983
- 1983-03-31 JP JP58055782A patent/JPS59180731A/ja active Pending
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