JPS59181725A - 抵抗結合形ジヨセフソンデコ−ダ - Google Patents
抵抗結合形ジヨセフソンデコ−ダInfo
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- JPS59181725A JPS59181725A JP58053489A JP5348983A JPS59181725A JP S59181725 A JPS59181725 A JP S59181725A JP 58053489 A JP58053489 A JP 58053489A JP 5348983 A JP5348983 A JP 5348983A JP S59181725 A JPS59181725 A JP S59181725A
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- Japan
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- circuit
- input
- gate
- resistance
- output
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/195—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using superconductive devices
- H03K19/1954—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using superconductive devices with injection of the control current
- H03K19/1956—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using superconductive devices with injection of the control current using an inductorless circuit
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/001—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits characterised by the elements used
- H03M7/003—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits characterised by the elements used using superconductive devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、ジョセフソン素子を用いた論理回路、特にジ
ョセフソン素子を用いた記憶装置の記憶セルの選択に適
したデコーダに関するものである。
ョセフソン素子を用いた記憶装置の記憶セルの選択に適
したデコーダに関するものである。
従来、ジョセフソン素子を用いたデコーダとして、ツリ
ーデコーダ（文献１ ： Ｗ、Ｈ、Ｈｅｎｋｅｌｓａｎ
ｄ Ｈ，Ｈ，Ｚａｐｐｅ ＋’ ＩＢＢＥ Ｊ、５ｏｌ
ｉｄ−８ｔａｔｅＣｉｒｃｕｉ ｔｓ 、 Ｖｏｌ、Ｓ
Ｃ”１３ 、 ＮＯ，５、ｐｐ、５９１−６００ 。
ーデコーダ（文献１ ： Ｗ、Ｈ、Ｈｅｎｋｅｌｓａｎ
ｄ Ｈ，Ｈ，Ｚａｐｐｅ ＋’ ＩＢＢＥ Ｊ、５ｏｌ
ｉｄ−８ｔａｔｅＣｉｒｃｕｉ ｔｓ 、 Ｖｏｌ、Ｓ
Ｃ”１３ 、 ＮＯ，５、ｐｐ、５９１−６００ 。
１９７８） 、ループデコーダ（文献２ ： Ｓ、Ｍ
、Ｆａｒｒｉｓ。
、Ｆａｒｒｉｓ。
ＩＢＥＥＪ、５ｏｌｉｄ−８ｔａｔｅ Ｃ１ｒｃｕｔｓ
、Ｖｏｌ、５ｃ−１４゜Ｎｏ、′４．ｐｐ ６９９
−７０７ 、１９７９） 、 カレントステアリン
クフリップフロツプテコーク （文献３：Ｒ，Ｆ。
、Ｖｏｌ、５ｃ−１４゜Ｎｏ、′４．ｐｐ ６９９
−７０７ 、１９７９） 、 カレントステアリン
クフリップフロツプテコーク （文献３：Ｒ，Ｆ。
Ｂｒｏｏｒｎ 、 Ｐ、Ｇｕｅｒｅｔ 、 Ｗ、Ｋｏｔ
ｙｃｚｋａ 、 Ｔ、ＯｏＭｏｈｒ 。
ｙｃｚｋａ 、 Ｔ、ＯｏＭｏｈｒ 。
Ａ９Ｍｏｓｅｒ 、 Ａ、ＯＯｓｅｎｂｕｒｇ ａｎｄ
Ｐ、Ｗｏｌｆ 、 ＩＥＥＥＪ、５ｏｌｉｄ−８ｔａ
ｔｅ Ｃ１ｒｃｕｉｔｓ 、 Ｖｏｌ。５Ｃ−１４、Ｎ
ｏ、４゜ｐｐ、６９０−６９９ 、１９７９） 、ラ
ンチデコーダ（文献４ ： Ｊａｐａｎｅｓ Ｊｏｕｒ
ｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ、Ｖｏ
ｌ＋２１ Ｓｕｐｐｌｅｍｅｎｔ １２−１ 、 ｐ
ｐ３０７−３１０ 、１９８２）等が知られている。こ
れらのデコーダは、Ｇ（すれも磁界結合形ゲート回路を
用いたフリップフロツプ回路や論理積回路を基本回路と
して構成されている。
Ｐ、Ｗｏｌｆ 、 ＩＥＥＥＪ、５ｏｌｉｄ−８ｔａ
ｔｅ Ｃ１ｒｃｕｉｔｓ 、 Ｖｏｌ。５Ｃ−１４、Ｎ
ｏ、４゜ｐｐ、６９０−６９９ 、１９７９） 、ラ
ンチデコーダ（文献４ ： Ｊａｐａｎｅｓ Ｊｏｕｒ
ｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ、Ｖｏ
ｌ＋２１ Ｓｕｐｐｌｅｍｅｎｔ １２−１ 、 ｐ
ｐ３０７−３１０ 、１９８２）等が知られている。こ
れらのデコーダは、Ｇ（すれも磁界結合形ゲート回路を
用いたフリップフロツプ回路や論理積回路を基本回路と
して構成されている。
第１図は従来から知られている磁界結合形ゲート回路の
等価回路を示している。即ぢ磁界結合形ケート回路は、
ジョセフソン素子１．１． 、１２とインダクタンス１
３ 、１．４とから構成される閉ループ］５と、インダ
クタンス１３ 、１４に近接して配置されインダクタン
ス１３ 、１４と磁気的な結合を有するインダクタンス
１．６ 、１．７に接続された制御線１８とて構成され
、インダクタンス１３ 、１．．４とインダクタンス１
６ 、１７との磁気的な結合によりジョセフソン素子１
．］、 、 １２をスイッチさせ、ゲート線１９に流す
ケート電流のオン（ＯＮ）オフ（ＯＦＦ）を制御する回
路である。
等価回路を示している。即ぢ磁界結合形ケート回路は、
ジョセフソン素子１．１． 、１２とインダクタンス１
３ 、１．４とから構成される閉ループ］５と、インダ
クタンス１３ 、１４に近接して配置されインダクタン
ス１３ 、１４と磁気的な結合を有するインダクタンス
１．６ 、１．７に接続された制御線１８とて構成され
、インダクタンス１３ 、１．．４とインダクタンス１
６ 、１７との磁気的な結合によりジョセフソン素子１
．］、 、 １２をスイッチさせ、ゲート線１９に流す
ケート電流のオン（ＯＮ）オフ（ＯＦＦ）を制御する回
路である。
従って、従来の磁界結合形論理回路を用いて構成し、た
回路では、インダクタンスが負荷となるためゲート回路
のスインチングが高速に行えないという欠点があった。
回路では、インダクタンスが負荷となるためゲート回路
のスインチングが高速に行えないという欠点があった。
さらに回路の高集積化を行う場合、所望の磁界結合を得
るためにインダクタンス部をあまり小さくできないので
回路の高集積化が難しいという欠点があった。
るためにインダクタンス部をあまり小さくできないので
回路の高集積化が難しいという欠点があった。
一方前記の欠点を補う回路として、抵抗とジョセフソン
素子とからたけでケート回路を構成した抵抗結合形ゲー
ト回路が知られている。しかし抵抗結合形ゲート回路は
負荷数を増すことが難しく、又ゲート回路を構成する基
本回路である論理積回路では入出力信号の分離を行うこ
とか難しいため抵抗結合形ゲート回路を用いたテフーク
のＩＺＩＪは末た見られない。
素子とからたけでケート回路を構成した抵抗結合形ゲー
ト回路が知られている。しかし抵抗結合形ゲート回路は
負荷数を増すことが難しく、又ゲート回路を構成する基
本回路である論理積回路では入出力信号の分離を行うこ
とか難しいため抵抗結合形ゲート回路を用いたテフーク
のＩＺＩＪは末た見られない。
本発明の目的は、回路のインダクタンスを小さくして、
高速で動作する抵抗結合形ショセフソンテコータを提供
することにある。
高速で動作する抵抗結合形ショセフソンテコータを提供
することにある。
本発明の他の目的は、回路からインダクタンス本発明に
よれば、抵抗とジョセフソン接合素子どから構成され、
２つ以上の入力信号の論理積を行う論理積ゲート部と、
入力信号と出力信号の分離′を行う入出力分離回路部と
、出力信号を負荷へ供給する出力回路部とからなる抵抗
結合形論理積回路を複数段階段構造状に配置し、前段の
前記抵抗結合形論理積回路の出力信号と外部から与えら
れる１桁の外部信号の少くとも一つ以上を前記論理積チ
ー１一部へ接続して２つ以上の信号の論理積を取ること
により前記１桁の外部信号のテコードを行い、最終段の
２ｎ個の前記抵抗結合形論理積回路の一つを選択して２
０個の外部負荷回路の一つへ出力信号を与えることを特
徴とす′る抵抗結合形ジョセフソンテコークが得られる
。
よれば、抵抗とジョセフソン接合素子どから構成され、
２つ以上の入力信号の論理積を行う論理積ゲート部と、
入力信号と出力信号の分離′を行う入出力分離回路部と
、出力信号を負荷へ供給する出力回路部とからなる抵抗
結合形論理積回路を複数段階段構造状に配置し、前段の
前記抵抗結合形論理積回路の出力信号と外部から与えら
れる１桁の外部信号の少くとも一つ以上を前記論理積チ
ー１一部へ接続して２つ以上の信号の論理積を取ること
により前記１桁の外部信号のテコードを行い、最終段の
２ｎ個の前記抵抗結合形論理積回路の一つを選択して２
０個の外部負荷回路の一つへ出力信号を与えることを特
徴とす′る抵抗結合形ジョセフソンテコークが得られる
。
以下図面を参照して本発明のさらに詳細な説明を行なう
。
。
第２図は本発明による抵抗結合形ジョセフソンテコータ
の原理を説明するための図で、基本回路として入出力数
を２に合せた抵抗結合形論理積回路を用いて３桁の信号
のテコートを行う３段のテコータ回路の一例をブロック
図で示したものである二第２図に示した本発明による抵
抗結合形ジョセフ゛ノンテコーダは、２つの入力信号の
論理積を取る論理積ゲート部１０１〜１１４と、入力信
号と出力信号の分離を行う入出力分離回路部と出力端子
に接続される負荷を、駆動する出力回路部とを併せた回
路（以下入出力分離増幅回路と称する）１２１〜１３４
との１組で構成した抵抗結合形論理積回路を基本回路と
して１４回路３段に構成し、３桁の入力信号１４１〜１
４３をテコ〜ドし、８個の出方端子１５１〜１５８に出
力信号を出す回路である。ストローブ端子１５９は、テ
コータの動作を開始させるタイミング信号や、テコーク
を非動作状態にするマスク信号等の入力を行う端子であ
る。３桁の入力信号は入力端子１６１〜１６６へ反転信
号といっしょに入力される。なお入出力分離増幅回路１
２１〜１３４は、次段の論理回路を駆動する場合には出
力数２の駆動能力で十分であるが、記憶装置の記憶セル
にアクセスするＸ、Ｙ、テーク線等を駆動する場合には
、負荷に合せて駆動能力の調整と場合によっては駆動電
流の極性の調整も必要となる。
の原理を説明するための図で、基本回路として入出力数
を２に合せた抵抗結合形論理積回路を用いて３桁の信号
のテコートを行う３段のテコータ回路の一例をブロック
図で示したものである二第２図に示した本発明による抵
抗結合形ジョセフ゛ノンテコーダは、２つの入力信号の
論理積を取る論理積ゲート部１０１〜１１４と、入力信
号と出力信号の分離を行う入出力分離回路部と出力端子
に接続される負荷を、駆動する出力回路部とを併せた回
路（以下入出力分離増幅回路と称する）１２１〜１３４
との１組で構成した抵抗結合形論理積回路を基本回路と
して１４回路３段に構成し、３桁の入力信号１４１〜１
４３をテコ〜ドし、８個の出方端子１５１〜１５８に出
力信号を出す回路である。ストローブ端子１５９は、テ
コータの動作を開始させるタイミング信号や、テコーク
を非動作状態にするマスク信号等の入力を行う端子であ
る。３桁の入力信号は入力端子１６１〜１６６へ反転信
号といっしょに入力される。なお入出力分離増幅回路１
２１〜１３４は、次段の論理回路を駆動する場合には出
力数２の駆動能力で十分であるが、記憶装置の記憶セル
にアクセスするＸ、Ｙ、テーク線等を駆動する場合には
、負荷に合せて駆動能力の調整と場合によっては駆動電
流の極性の調整も必要となる。
これは出力回路部を２段以上で構成することによって実
施でき、場合によっては、磁界結合形回路ｍｌを論理積
ゲート部に付加したことを特徴として１ −いる。即ち、従来から知られている抵抗結合形ジョセ
フソン論理回路を用いてテコーダを構成する場合に問題
となる論理積回路の負荷駆動能力が小さいこと、入力信
号と出力信号の分離が行なわれているという問題を解決
したのが本発明であり、本発明は、抵抗結合形論理積回
路を用いて構成した他のテコーダにも適用できる。
施でき、場合によっては、磁界結合形回路ｍｌを論理積
ゲート部に付加したことを特徴として１ −いる。即ち、従来から知られている抵抗結合形ジョセ
フソン論理回路を用いてテコーダを構成する場合に問題
となる論理積回路の負荷駆動能力が小さいこと、入力信
号と出力信号の分離が行なわれているという問題を解決
したのが本発明であり、本発明は、抵抗結合形論理積回
路を用いて構成した他のテコーダにも適用できる。
第３図は、本発明による抵抗結合形ジョセフソンテコー
ダの第１の実施例として、テコータの基本回路となる抵
抗結合形ケート回路の実施例を示したものである。本発
明による抵抗結合形論理積回路は、公知の抵抗結合形２
人力ＡＮＤゲート（文献５ ： Ｊ 、５ｏｎｅ 、
Ｔ、Ｙｏｓｈｉｄａ ａｎｄ ＨｌＡｂｅ 。
ダの第１の実施例として、テコータの基本回路となる抵
抗結合形ケート回路の実施例を示したものである。本発
明による抵抗結合形論理積回路は、公知の抵抗結合形２
人力ＡＮＤゲート（文献５ ： Ｊ 、５ｏｎｅ 、
Ｔ、Ｙｏｓｈｉｄａ ａｎｄ ＨｌＡｂｅ 。
Ａｐｐｌ、Ｐｈｙｓ＋Ｌｅｆｔ 、 、Ｖｏｌ、 ４Ｑ
、Ｎｏ、 ８． ｐｐ、７４１−ｐｐ、７４４． 、
１９８２）で構成された論理積ケー１−１（ｊ２０１と
、同じく抵抗結合形ＯＲゲート（文献５）で構成された
入出力分離増幅回路２ｏ２と、入力線１負荷抵抗２０３
、２０４を介して論理績ケーＩ・部２０１へ入力され
る。入出力分離増幅回路２０２からの出力信号は、端子
２１３から次段の抵抗結合形論理積回路又は、負荷回路
へ出力される。端子２１４は入出力分離増幅回路２０２
の電源端子である。本実施例における入出力分離増幅回
路２０２の負荷駆動能力は、論理積ゲート部２０１の入
力数に合せて２回路が１駆動できるように設定される。
、Ｎｏ、 ８． ｐｐ、７４１−ｐｐ、７４４． 、
１９８２）で構成された論理積ケー１−１（ｊ２０１と
、同じく抵抗結合形ＯＲゲート（文献５）で構成された
入出力分離増幅回路２ｏ２と、入力線１負荷抵抗２０３
、２０４を介して論理績ケーＩ・部２０１へ入力され
る。入出力分離増幅回路２０２からの出力信号は、端子
２１３から次段の抵抗結合形論理積回路又は、負荷回路
へ出力される。端子２１４は入出力分離増幅回路２０２
の電源端子である。本実施例における入出力分離増幅回
路２０２の負荷駆動能力は、論理積ゲート部２０１の入
力数に合せて２回路が１駆動できるように設定される。
本実施例の場合には、ジョセフソン素子２２１〜２２６
の臨界電流（零電圧時に流せる最大の電流）の値■。Ｉ
ｒ ■Ｃ２■Ｃ３＋ ’Ｃ４、Ｉ。５．■ｏ６の比は
１：１：２：２ ： ３：３に設定されている。抵抗２
３１〜２３７は、°文献５に示されている様に負荷抵抗
２０３ 、２０４ （！：、臨界電流値■。１〜ＩＣ６
とによって定められる。なお、上記臨界電流値と抵抗値
は、回路条件により上記以外の値の設定も可能である。
の臨界電流（零電圧時に流せる最大の電流）の値■。Ｉ
ｒ ■Ｃ２■Ｃ３＋ ’Ｃ４、Ｉ。５．■ｏ６の比は
１：１：２：２ ： ３：３に設定されている。抵抗２
３１〜２３７は、°文献５に示されている様に負荷抵抗
２０３ 、２０４ （！：、臨界電流値■。１〜ＩＣ６
とによって定められる。なお、上記臨界電流値と抵抗値
は、回路条件により上記以外の値の設定も可能である。
第４図は、本発明による抵抗結合形ジョセフソンテコー
タの第２の実施例としてテコーダの基本回路である抵抗
結合形論理積回路の第２の実施例を示したものである。
タの第２の実施例としてテコーダの基本回路である抵抗
結合形論理積回路の第２の実施例を示したものである。
第２の実施例で、論理績ゲート部３０１と負荷抵抗３０
４ 、３０５とは第３図−の第を用い、出力回路部３０
３として抵抗結合形電流増抵抗結合形電流増幅回路は、
ジョセフソン素子３２６と抵抗３３６ 、３３７とから
構成される。第２の実施例は、第１の実施例と異なり、
入出力分離回抗である。一方、第１の実施例における抵
抗２３５１、と抵抗２３７とは端子２１４から供給され
る定電流を、ジョセフソン素子２２５とンヨセフソン素
子２２７とへ分流するためのもので、抵抗値は小さく選
ばれる。従って第２の実施例は、第１の実施例と動作条
件が異なってくる。
４ 、３０５とは第３図−の第を用い、出力回路部３０
３として抵抗結合形電流増抵抗結合形電流増幅回路は、
ジョセフソン素子３２６と抵抗３３６ 、３３７とから
構成される。第２の実施例は、第１の実施例と異なり、
入出力分離回抗である。一方、第１の実施例における抵
抗２３５１、と抵抗２３７とは端子２１４から供給され
る定電流を、ジョセフソン素子２２５とンヨセフソン素
子２２７とへ分流するためのもので、抵抗値は小さく選
ばれる。従って第２の実施例は、第１の実施例と動作条
件が異なってくる。
以上説明した様に、本発明による抵抗結合形ジョセ〜フ
ソンテコーダは、２つ以上の信号の論理積を行うための
公知の論理積ケート回路と、入出力信号の分離と信号の
増幅を行う回路とによりテコーダの入力条件と負荷駆動
能力とを一致させた論理積回路を基本回路として用いて
テコークを構成したことに特徴があり、公知の抵抗結合
形ケート回路を用いて人出条件を合せることにより、さ
らに他のテコーダ回路を実施できる。
ソンテコーダは、２つ以上の信号の論理積を行うための
公知の論理積ケート回路と、入出力信号の分離と信号の
増幅を行う回路とによりテコーダの入力条件と負荷駆動
能力とを一致させた論理積回路を基本回路として用いて
テコークを構成したことに特徴があり、公知の抵抗結合
形ケート回路を用いて人出条件を合せることにより、さ
らに他のテコーダ回路を実施できる。
第１図は従来から知られている砿界結合形ゲート回路の
等何回路を示したもの、第２図は本発明によるジョセフ
ソンデコーダの原理的な構成を示した３桁のデコーダの
ブロック図、第３図は、本発明による抵抗結合形ジョセ
フソンデコーダの第１の実施例の基本回路を示したもの
、第４図は、本発明によるジョセフソンデコーダの第２
の実施例の基本回路を示したものである。 １．１ 、１２・・・ジョセフソン素子、１３ 、１４
、１６ 、１．７・・・インダクタンス、１５・・・
閉ループ、１８・・・制御線、１９・・・ゲート線、１
０１〜１１４・・・論理積ゲート部、１２１〜１３４・
・・入出力分離増幅回路、１４１ ＝１４３・・・入力
信号、１５１〜１５８・・・出力端子、１５９・・・ス
トローブ端子、１６１〜１６６・・・入力端子、２０１
，３０１・・・論理積ゲート部、２０２・・・入出力分
離増幅回路、２０３゜２０４ 、３０３ 、３０４・・
・負荷抵抗、２１１ 、２１２ 、３１１゜３１２・・
・入力端子、２１３ 、３１３・・・出力端子、２１４
゜３１４・・・電源端子、２２１〜２２６，３２１〜３
２６・・・ジョセフソン素子、２３１〜２３７ 、３３
１〜３３７・・・抵抗、３０２・・・入出力分離回路部
、３０３・・・出力回路部、３１５・・バイアス端子。 工業側？！灯４ 石板域− １、訂１．Ｌ１願人 第１図 第１図 沫 」 よ １６／− ４〇− 第３図 第４図
等何回路を示したもの、第２図は本発明によるジョセフ
ソンデコーダの原理的な構成を示した３桁のデコーダの
ブロック図、第３図は、本発明による抵抗結合形ジョセ
フソンデコーダの第１の実施例の基本回路を示したもの
、第４図は、本発明によるジョセフソンデコーダの第２
の実施例の基本回路を示したものである。 １．１ 、１２・・・ジョセフソン素子、１３ 、１４
、１６ 、１．７・・・インダクタンス、１５・・・
閉ループ、１８・・・制御線、１９・・・ゲート線、１
０１〜１１４・・・論理積ゲート部、１２１〜１３４・
・・入出力分離増幅回路、１４１ ＝１４３・・・入力
信号、１５１〜１５８・・・出力端子、１５９・・・ス
トローブ端子、１６１〜１６６・・・入力端子、２０１
，３０１・・・論理積ゲート部、２０２・・・入出力分
離増幅回路、２０３゜２０４ 、３０３ 、３０４・・
・負荷抵抗、２１１ 、２１２ 、３１１゜３１２・・
・入力端子、２１３ 、３１３・・・出力端子、２１４
゜３１４・・・電源端子、２２１〜２２６，３２１〜３
２６・・・ジョセフソン素子、２３１〜２３７ 、３３
１〜３３７・・・抵抗、３０２・・・入出力分離回路部
、３０３・・・出力回路部、３１５・・バイアス端子。 工業側？！灯４ 石板域− １、訂１．Ｌ１願人 第１図 第１図 沫 」 よ １６／− ４〇− 第３図 第４図
Claims (1)
- 抵抗とジョセフソン接合素子とから構成され、２つ以上
の入力信号の論理積を行う論理積ゲート部と、入力信号
と出力信号の分離を行なう入出力分離回路部と、出力信
号を負荷へ供給する出力回路部とからなる抵抗結合形論
理積回路を複数段階段構造状に配置し、前段の前記抵抗
結合形論理積回路の出力信号と外部から与えられる０桁
の外部信号の少（とも一つ以上を前記論理積ゲート部へ
接続して２つ以上の信号の論理積を取ることにより前記
０桁の外部信号のデコードを行い、最終段の２ｎ個の前
記抵抗結合形論理積回路の一つを選択して２１個の外部
負荷回路の一つへ出力信号を与えることを特徴とする抵
抗結合形ジョセフソンデコーダ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58053489A JPS59181725A (ja) | 1983-03-31 | 1983-03-31 | 抵抗結合形ジヨセフソンデコ−ダ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58053489A JPS59181725A (ja) | 1983-03-31 | 1983-03-31 | 抵抗結合形ジヨセフソンデコ−ダ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59181725A true JPS59181725A (ja) | 1984-10-16 |
| JPH0155780B2 JPH0155780B2 (ja) | 1989-11-27 |
Family
ID=12944250
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58053489A Granted JPS59181725A (ja) | 1983-03-31 | 1983-03-31 | 抵抗結合形ジヨセフソンデコ−ダ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59181725A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61274422A (ja) * | 1985-04-24 | 1986-12-04 | Nec Corp | ジョセフソン効果を用いた入出力分離回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5873094A (ja) * | 1981-10-27 | 1983-05-02 | Mitsubishi Electric Corp | ジヨセフソン素子を用いたデコ−ダ回路 |
-
1983
- 1983-03-31 JP JP58053489A patent/JPS59181725A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5873094A (ja) * | 1981-10-27 | 1983-05-02 | Mitsubishi Electric Corp | ジヨセフソン素子を用いたデコ−ダ回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61274422A (ja) * | 1985-04-24 | 1986-12-04 | Nec Corp | ジョセフソン効果を用いた入出力分離回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0155780B2 (ja) | 1989-11-27 |
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