JPH0155780B2 - - Google Patents
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- JPH0155780B2 JPH0155780B2 JP58053489A JP5348983A JPH0155780B2 JP H0155780 B2 JPH0155780 B2 JP H0155780B2 JP 58053489 A JP58053489 A JP 58053489A JP 5348983 A JP5348983 A JP 5348983A JP H0155780 B2 JPH0155780 B2 JP H0155780B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/195—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using superconductive devices
- H03K19/1954—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using superconductive devices with injection of the control current
- H03K19/1956—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using superconductive devices with injection of the control current using an inductorless circuit
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/001—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits characterised by the elements used
- H03M7/003—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits characterised by the elements used using superconductive devices
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- Superconductor Devices And Manufacturing Methods Thereof (AREA)
Description
【発明の詳細な説明】
本発明は、ジヨセフソン素子を用いた論理回
路、特にジヨセフソン素子を用いた記憶装置の記
憶セルの選択に適したデコーダに関するものであ
る。
路、特にジヨセフソン素子を用いた記憶装置の記
憶セルの選択に適したデコーダに関するものであ
る。
従来、ジヨセフソン素子を用いたデコーダとし
て、ツリーデコーダ（文献１：W.H.Henkels
and H.H.Zappe、IEEE J.Solid−State
Circuits、Vol.SC−13、No.5、pp.591−600、
1978）、ループデコーダ（文献２：S.M.Farris、
IEEE J.Solid−State Circuts、Vol.SC−14、
No.4、pp 699−707、1979）、カレントステアリ
ングフリツプフロツプデコーダ（文献３：R.F.
Broom、P.Gueret、W.Kotyczka、T.O.Mohr、
A.Moser、A.OOsenburg and P.Wolf、IEEE J.
Solid−State Circuits、Vol.SC−14、No.4、
pp.690−699、1979）、ラツチデコーダ（文献４：
Japanes Journal of Applied Physics、Vol.21
Supplement 12−１、pp 307−310、1982）等が
知られている。これらのデコーダは、いずれも磁
界結合形ゲート回路を用いたフリツプフロツプ回
路や論理積回路を基本回路として構成されてい
る。
て、ツリーデコーダ（文献１：W.H.Henkels
and H.H.Zappe、IEEE J.Solid−State
Circuits、Vol.SC−13、No.5、pp.591−600、
1978）、ループデコーダ（文献２：S.M.Farris、
IEEE J.Solid−State Circuts、Vol.SC−14、
No.4、pp 699−707、1979）、カレントステアリ
ングフリツプフロツプデコーダ（文献３：R.F.
Broom、P.Gueret、W.Kotyczka、T.O.Mohr、
A.Moser、A.OOsenburg and P.Wolf、IEEE J.
Solid−State Circuits、Vol.SC−14、No.4、
pp.690−699、1979）、ラツチデコーダ（文献４：
Japanes Journal of Applied Physics、Vol.21
Supplement 12−１、pp 307−310、1982）等が
知られている。これらのデコーダは、いずれも磁
界結合形ゲート回路を用いたフリツプフロツプ回
路や論理積回路を基本回路として構成されてい
る。
第１図は従来から知られている磁界結合形ゲー
ト回路の等価回路を示している。即ち磁界結合形
ゲート回路は、ジヨセフソン素子１１，１２とイ
ンダクタンス１３，１４とから構成される閉ルー
プ１５と、インダクタンス１３，１４に近接して
配置されインダクタンス１３，１４と磁気的な結
合を有するインダクタンス１６，１７に接続され
た制御線１８とで構成され、インダクタンス１
３，１４とインダクタンス１６，１７との磁気的
な結合によりジヨセフソン素子１１，１２をスイ
ツチさせ、ゲート線１９に流すゲート電流のオン
（ON）オフ（OFF）を制御する回路である。従
つて、従来の磁界結合形論理回路を用いて構成し
た回路では、インダクタンスが負荷となるためゲ
ート回路のスイツチングが高速に行えないという
欠点があつた。さらに回路の高集積化を行う場
合、所望の磁界結合を得るためにインダクタンス
部をあまり小さくできないので回路の高集積化が
難しいという欠点があつた。
ト回路の等価回路を示している。即ち磁界結合形
ゲート回路は、ジヨセフソン素子１１，１２とイ
ンダクタンス１３，１４とから構成される閉ルー
プ１５と、インダクタンス１３，１４に近接して
配置されインダクタンス１３，１４と磁気的な結
合を有するインダクタンス１６，１７に接続され
た制御線１８とで構成され、インダクタンス１
３，１４とインダクタンス１６，１７との磁気的
な結合によりジヨセフソン素子１１，１２をスイ
ツチさせ、ゲート線１９に流すゲート電流のオン
（ON）オフ（OFF）を制御する回路である。従
つて、従来の磁界結合形論理回路を用いて構成し
た回路では、インダクタンスが負荷となるためゲ
ート回路のスイツチングが高速に行えないという
欠点があつた。さらに回路の高集積化を行う場
合、所望の磁界結合を得るためにインダクタンス
部をあまり小さくできないので回路の高集積化が
難しいという欠点があつた。
一方前記の欠点を補う回路として、抵抗とジヨ
セフソン素子とからだけでゲート回路を構成した
抵抗結合形ゲート回路が知られている。しかし抵
抗結合形ゲート回路は負荷数を増すことが難し
く、又ゲート回路を構成する基本回路である論理
積回路では入出力信号の分離を行うことが難しい
ため抵抗結合形ゲート回路を用いたデコーダの例
は末だ見られない。
セフソン素子とからだけでゲート回路を構成した
抵抗結合形ゲート回路が知られている。しかし抵
抗結合形ゲート回路は負荷数を増すことが難し
く、又ゲート回路を構成する基本回路である論理
積回路では入出力信号の分離を行うことが難しい
ため抵抗結合形ゲート回路を用いたデコーダの例
は末だ見られない。
本発明の目的は、回路のインダクタンスを小さ
くして、高速で動作する抵抗結合形ジヨセフソン
デコーダを提供することにある。
くして、高速で動作する抵抗結合形ジヨセフソン
デコーダを提供することにある。
本発明の他の目的は、回路からインダクタンス
部を除くことによつて回路の高集積化を実現した
抵抗結合形ジヨセフソンデコーダを提供すること
にある。
部を除くことによつて回路の高集積化を実現した
抵抗結合形ジヨセフソンデコーダを提供すること
にある。
本発明によれば、抵抗とジヨセフソン接合素子
とから構成され、２つ以上の入力信号の論理積を
行う論理積ゲート部と、入力信号と出力信号の分
離を行う入出力分離回路部と、出力信号を負荷へ
供給する出力回路部とからなる抵抗結合形論理積
回路を複数段階段構造状に配置し、前段の前記抵
抗結合形論理積回路の出力信号と外部から与えら
れるｎ桁の外部信号の少くとも一つ以上を前記論
理積ゲート部へ接続して２つ以上の信号の論理積
を取ることにより前記ｎ桁の外部信号のデコード
を行い、最終段の2n個の前記抵抗結合形論理積回
路の一つを選択して2n個の外部負荷回路の一つへ
出力信号を与えることを特徴とする抵抗結合形ジ
ヨセフソンデコーダが得られる。
とから構成され、２つ以上の入力信号の論理積を
行う論理積ゲート部と、入力信号と出力信号の分
離を行う入出力分離回路部と、出力信号を負荷へ
供給する出力回路部とからなる抵抗結合形論理積
回路を複数段階段構造状に配置し、前段の前記抵
抗結合形論理積回路の出力信号と外部から与えら
れるｎ桁の外部信号の少くとも一つ以上を前記論
理積ゲート部へ接続して２つ以上の信号の論理積
を取ることにより前記ｎ桁の外部信号のデコード
を行い、最終段の2n個の前記抵抗結合形論理積回
路の一つを選択して2n個の外部負荷回路の一つへ
出力信号を与えることを特徴とする抵抗結合形ジ
ヨセフソンデコーダが得られる。
以下図面を参照して本発明のさらに詳細な説明
を行なう。
を行なう。
第２図は本発明による抵抗結合形ジヨセフソン
デコーダの原理を説明するための図で、基本回路
として入出力数を２に合せた抵抗結合形論理積回
路を用いて３桁の信号のデコードを行う３段のデ
コーダ回路の一例をブロツク図で示したものであ
る。第２図に示した本発明による抵抗結合形ジヨ
セフソンデコーダは、２つの入力信号の論理積を
取る論理積ゲート部１０１〜１１４と、入力信号
と出力信号の分離を行う入出力分離回路部と出力
端子に接続される負荷を駆動する出力回路部とを
併せた回路（以下入出力分離増幅回路と称する）
１２１〜１３４との１組で構成した抵抗結合形論
理積回路を基本回路として14回路３段に構成し、
３桁の入力信号１４１〜１４３をデコードし、８
個の出力端子１５１〜１５８に出力信号を出す回
路である。ストローブ端子１５９は、デコーダの
動作を開始させるタイミング信号や、デコーダを
非動作状態にするマスク信号等の入力を行う端子
である。３桁の入力信号は入力端子１６１〜１６
６へ反転信号といつしよに入力される。なお入出
力分離増幅回路１２１〜１３４は、次段の論理回
路を駆動する場合には出力数２の駆動能力で十分
であるが、記憶装置の記憶セルにアクセスする
Ｘ、Ｙ、データ線等を駆動する場合には、負荷に
合せて駆動能力の調整と場合によつては駆動電流
の極性の調整も必要となる。これは出力回路部を
２段以上で構成することによつて実施でき、場合
によつては、磁界結合形回路を用いることもでき
る。すなわち、本発明のデコーダの出力回路部の
これらの変更は、デコーダの動作に係わりなく行
うことができ、これらの出力回路の変更に対して
も本発明を適用できる。
デコーダの原理を説明するための図で、基本回路
として入出力数を２に合せた抵抗結合形論理積回
路を用いて３桁の信号のデコードを行う３段のデ
コーダ回路の一例をブロツク図で示したものであ
る。第２図に示した本発明による抵抗結合形ジヨ
セフソンデコーダは、２つの入力信号の論理積を
取る論理積ゲート部１０１〜１１４と、入力信号
と出力信号の分離を行う入出力分離回路部と出力
端子に接続される負荷を駆動する出力回路部とを
併せた回路（以下入出力分離増幅回路と称する）
１２１〜１３４との１組で構成した抵抗結合形論
理積回路を基本回路として14回路３段に構成し、
３桁の入力信号１４１〜１４３をデコードし、８
個の出力端子１５１〜１５８に出力信号を出す回
路である。ストローブ端子１５９は、デコーダの
動作を開始させるタイミング信号や、デコーダを
非動作状態にするマスク信号等の入力を行う端子
である。３桁の入力信号は入力端子１６１〜１６
６へ反転信号といつしよに入力される。なお入出
力分離増幅回路１２１〜１３４は、次段の論理回
路を駆動する場合には出力数２の駆動能力で十分
であるが、記憶装置の記憶セルにアクセスする
Ｘ、Ｙ、データ線等を駆動する場合には、負荷に
合せて駆動能力の調整と場合によつては駆動電流
の極性の調整も必要となる。これは出力回路部を
２段以上で構成することによつて実施でき、場合
によつては、磁界結合形回路を用いることもでき
る。すなわち、本発明のデコーダの出力回路部の
これらの変更は、デコーダの動作に係わりなく行
うことができ、これらの出力回路の変更に対して
も本発明を適用できる。
以上本発明によるデコーダの特徴は、抵抗とジ
ヨセフソン素子を用いて回路を構成する場合に欠
かすことができない入力信号と出力信号の分離機
能と、負荷数に出力回路部の駆動能力を合せる機
能を論理積ゲート部に付加したことを特徴として
いる。即ち、従来から知られている抵抗結合形ジ
ヨセフソン論理回路を用いてデコーダを構成する
場合に問題となる論理積回路の負荷駆動能力が小
さいこと、入力信号と出力信号の分離が行なわれ
ているという問題を解決したのが本発明であり、
本発明は、抵抗結合形論理積回路を用いて構成し
た他のデコーダにも適用できる。
ヨセフソン素子を用いて回路を構成する場合に欠
かすことができない入力信号と出力信号の分離機
能と、負荷数に出力回路部の駆動能力を合せる機
能を論理積ゲート部に付加したことを特徴として
いる。即ち、従来から知られている抵抗結合形ジ
ヨセフソン論理回路を用いてデコーダを構成する
場合に問題となる論理積回路の負荷駆動能力が小
さいこと、入力信号と出力信号の分離が行なわれ
ているという問題を解決したのが本発明であり、
本発明は、抵抗結合形論理積回路を用いて構成し
た他のデコーダにも適用できる。
第３図は、本発明による抵抗結合形ジヨセフソ
ンデコーダの第１の実施例として、デコーダの基
本回路となる抵抗結合形論理積回路の実施例を示
したものである。本発明による抵抗結合形論理積
回路は、公知の抵抗結合形２入力ANDゲート
（文献：J.Sone、T.Yoshida and H.Abe、Appl.
Phys.Lett.、Vol.40、No.8、pp.741−pp.744、
1982）で構成された論理積ゲート部２０１と、同
じく抵抗結合形ORゲート（文献５）で構成され
た入出力分離増幅回路２０２と、入力線の特性イ
ンピーダンスに抵抗値を合せた負荷抵抗２０３，
２０４で構成される。前段の出力信号とデコード
すべき桁信号はそれぞれ端子２１１，２１２から
負荷抵抗２０３，２０４を介して論理積ゲート部
２０１へ入力される。入出力分離増幅回路２０２
からの出力信号は、端子２１３から次段の抵抗結
合形論理積回路又は、負荷回路へ出力される。端
子２１４は入出力分離増幅回路２０２の電源端子
である。本実施例における入出力分離増幅回路２
０２の負荷駆動能力は、論理積ゲート部２０１の
入力数に合せて２回路が駆動できるように設定さ
れる。本実施例の場合には、ジヨセフソン素子２
２１〜２２６の臨界電流（零電圧時に流せる最大
の電流）の値IC1、IC2、IC3、IC4、IC5、IC6の比は
１：１：２：２：３：３に設定されている。抵抗
２３１〜２３７は、文献５に示されている様に負
荷抵抗２０３，２０４と、臨界電流値IC1〜IC6と
によつて定められる。なお、上記臨界電流値と抵
抗値は、回路条件により上記以外の値の設定も可
能である。
ンデコーダの第１の実施例として、デコーダの基
本回路となる抵抗結合形論理積回路の実施例を示
したものである。本発明による抵抗結合形論理積
回路は、公知の抵抗結合形２入力ANDゲート
（文献：J.Sone、T.Yoshida and H.Abe、Appl.
Phys.Lett.、Vol.40、No.8、pp.741−pp.744、
1982）で構成された論理積ゲート部２０１と、同
じく抵抗結合形ORゲート（文献５）で構成され
た入出力分離増幅回路２０２と、入力線の特性イ
ンピーダンスに抵抗値を合せた負荷抵抗２０３，
２０４で構成される。前段の出力信号とデコード
すべき桁信号はそれぞれ端子２１１，２１２から
負荷抵抗２０３，２０４を介して論理積ゲート部
２０１へ入力される。入出力分離増幅回路２０２
からの出力信号は、端子２１３から次段の抵抗結
合形論理積回路又は、負荷回路へ出力される。端
子２１４は入出力分離増幅回路２０２の電源端子
である。本実施例における入出力分離増幅回路２
０２の負荷駆動能力は、論理積ゲート部２０１の
入力数に合せて２回路が駆動できるように設定さ
れる。本実施例の場合には、ジヨセフソン素子２
２１〜２２６の臨界電流（零電圧時に流せる最大
の電流）の値IC1、IC2、IC3、IC4、IC5、IC6の比は
１：１：２：２：３：３に設定されている。抵抗
２３１〜２３７は、文献５に示されている様に負
荷抵抗２０３，２０４と、臨界電流値IC1〜IC6と
によつて定められる。なお、上記臨界電流値と抵
抗値は、回路条件により上記以外の値の設定も可
能である。
第４図は、本発明による抵抗結合形ジヨセフソ
ンデコーダの第２の実施例としてデコーダの基本
回路である抵抗結合形論理積回路の第２の実施例
を示したものである。第２の実施例で、論理積ゲ
ート部３０１と負荷抵抗３０４，３０５とは第３
図の第１の実施例と同一である。入出力分離回路
部３０２として公知のJAWSゲート（文献６：
T.A.Fulton、S.S.Pei、L.N.Dunkleberger、
Appl.Phys.Lett.、Vol.34、No.10、pp.709−
pp.711、1979）を用い、出力回路部３０３として
抵抗結合形電流増幅回路を用いている。入出力分
離回路部３０２に用いているJAWSゲートは、、
ジヨセフソン素子３２４，３２５と抵抗３３４，
３３５とで構成され電源端子３１４とバイアス端
子３１５とで駆動される。出力回路部３０３を構
成する抵抗結合形電流増幅回路は、ジヨセフソン
素子３２６と抵抗３３６，３３７とから構成され
る。第２の実施例は、第１の実施例と異なり、入
出力分離回路部２０１に、バイアス端子３１５が
付加されたことと、抵抗３３５と抵抗３３７とは
JAWSゲートと電流増幅回路とへ定電流を供給す
るため値の大きい抵抗である。一方、第１の実施
例における抵抗２３５と抵抗２３７とは端子２１
４から供給される定電流をジヨセフソン素子２２
５とジヨセフソン素子２２７とへ分流するための
もので、抵抗値は小さく選ばれる。従つて第２の
実施例は、第１の実施例と動作条件が異なつてく
る。
ンデコーダの第２の実施例としてデコーダの基本
回路である抵抗結合形論理積回路の第２の実施例
を示したものである。第２の実施例で、論理積ゲ
ート部３０１と負荷抵抗３０４，３０５とは第３
図の第１の実施例と同一である。入出力分離回路
部３０２として公知のJAWSゲート（文献６：
T.A.Fulton、S.S.Pei、L.N.Dunkleberger、
Appl.Phys.Lett.、Vol.34、No.10、pp.709−
pp.711、1979）を用い、出力回路部３０３として
抵抗結合形電流増幅回路を用いている。入出力分
離回路部３０２に用いているJAWSゲートは、、
ジヨセフソン素子３２４，３２５と抵抗３３４，
３３５とで構成され電源端子３１４とバイアス端
子３１５とで駆動される。出力回路部３０３を構
成する抵抗結合形電流増幅回路は、ジヨセフソン
素子３２６と抵抗３３６，３３７とから構成され
る。第２の実施例は、第１の実施例と異なり、入
出力分離回路部２０１に、バイアス端子３１５が
付加されたことと、抵抗３３５と抵抗３３７とは
JAWSゲートと電流増幅回路とへ定電流を供給す
るため値の大きい抵抗である。一方、第１の実施
例における抵抗２３５と抵抗２３７とは端子２１
４から供給される定電流をジヨセフソン素子２２
５とジヨセフソン素子２２７とへ分流するための
もので、抵抗値は小さく選ばれる。従つて第２の
実施例は、第１の実施例と動作条件が異なつてく
る。
以上説明した様に、本発明による抵抗結合形ジ
ヨセフソンデコーダは、２つ以上の信号の論理積
を行うための公知の論理積ゲート回路と、入出力
信号の分離と信号の増幅を行う回路とによりデコ
ーダの入力条件と負荷駆動能力とを一致させた論
理積回路を基本回路として用いてデコーダを構成
したとに特徴があり、公知の抵抗結合形ゲート回
路を用いて入出条件を合せることにより、さらに
他のデコーダ回路を実施できる。
ヨセフソンデコーダは、２つ以上の信号の論理積
を行うための公知の論理積ゲート回路と、入出力
信号の分離と信号の増幅を行う回路とによりデコ
ーダの入力条件と負荷駆動能力とを一致させた論
理積回路を基本回路として用いてデコーダを構成
したとに特徴があり、公知の抵抗結合形ゲート回
路を用いて入出条件を合せることにより、さらに
他のデコーダ回路を実施できる。
第１図は従来から知られている磁界結合形ゲー
ト回路の等価回路を示したもの、第２図は本発明
によるジヨセフソンデコーダの原理的な構成を示
した３桁のデコーダのブロツク図、第３図は、本
発明による抵抗結合形ジヨセフソンデコーダの第
１の実施例の基本回路を示したもの、第４図は、
本発明によるジヨセフソンデコーダの第２の実施
例の基本回路を示したものである。 １１，１２……ジヨセフソン素子、１３，１
４，１６，１７……インダクタンス、１５……閉
ループ、１８……制御線、１９……ゲート線、１
０１〜１１４……論理積ゲート部、１２１〜１３
４……入出力分離増幅回路、１４１〜１４３……
入力信号、１５１〜１５８……出力端子、１５９
……ストローブ端子、１６１〜１６６……入力端
子、２０１，３０１……論理積ゲート部、２０２
……入出力分離増幅回路、２０３，２０４，３０
３，３０４……負荷抵抗、２１１，２１２，３１
１，３１２……入力端子、２１３，３１３……出
力端子、２１４，３１４……電源端子、２２１〜
２２６，３２１〜３２６………ジヨセフソン素
子、２３１〜２３７，３３１〜３３７……抵抗、
３０２……入出力分離回路部、３０３……出力回
路部、３１５……バイアス端子。
ト回路の等価回路を示したもの、第２図は本発明
によるジヨセフソンデコーダの原理的な構成を示
した３桁のデコーダのブロツク図、第３図は、本
発明による抵抗結合形ジヨセフソンデコーダの第
１の実施例の基本回路を示したもの、第４図は、
本発明によるジヨセフソンデコーダの第２の実施
例の基本回路を示したものである。 １１，１２……ジヨセフソン素子、１３，１
４，１６，１７……インダクタンス、１５……閉
ループ、１８……制御線、１９……ゲート線、１
０１〜１１４……論理積ゲート部、１２１〜１３
４……入出力分離増幅回路、１４１〜１４３……
入力信号、１５１〜１５８……出力端子、１５９
……ストローブ端子、１６１〜１６６……入力端
子、２０１，３０１……論理積ゲート部、２０２
……入出力分離増幅回路、２０３，２０４，３０
３，３０４……負荷抵抗、２１１，２１２，３１
１，３１２……入力端子、２１３，３１３……出
力端子、２１４，３１４……電源端子、２２１〜
２２６，３２１〜３２６………ジヨセフソン素
子、２３１〜２３７，３３１〜３３７……抵抗、
３０２……入出力分離回路部、３０３……出力回
路部、３１５……バイアス端子。
Claims (1)
- １ 抵抗とジヨセフソン接合素子とから構成さ
れ、２つ以上の入力信号の論理積を行う論理積ゲ
ート部と、入力信号と出力信号の分離を行なう入
出力分離回路部と、出力信号を負荷へ供給する出
力回路部とからなり入力信号とは関わりなく電源
電流の供給を受けている抵抗結合形論理積回路を
複数段階段構造状に配置し、前段の前記抵抗結合
形論理積回路の出力信号と外部から与えられるｎ
桁の外部信号の少くとも一つ以上を前記論理積ゲ
ート部へ接続して２つ以上の信号の論理積を取る
ことにより前記ｎ桁の外部信号のデコードを行
い、最終段の2n個の前記抵抗結合形論理積回路の
一つを選択して2n個の外部負荷回路の一つへ出力
信号を与えることを特徴とする抵抗結合形ジヨセ
フソンデコーダ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58053489A JPS59181725A (ja) | 1983-03-31 | 1983-03-31 | 抵抗結合形ジヨセフソンデコ−ダ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58053489A JPS59181725A (ja) | 1983-03-31 | 1983-03-31 | 抵抗結合形ジヨセフソンデコ−ダ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59181725A JPS59181725A (ja) | 1984-10-16 |
| JPH0155780B2 true JPH0155780B2 (ja) | 1989-11-27 |
Family
ID=12944250
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58053489A Granted JPS59181725A (ja) | 1983-03-31 | 1983-03-31 | 抵抗結合形ジヨセフソンデコ−ダ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59181725A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61274422A (ja) * | 1985-04-24 | 1986-12-04 | Nec Corp | ジョセフソン効果を用いた入出力分離回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5873094A (ja) * | 1981-10-27 | 1983-05-02 | Mitsubishi Electric Corp | ジヨセフソン素子を用いたデコ−ダ回路 |
-
1983
- 1983-03-31 JP JP58053489A patent/JPS59181725A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59181725A (ja) | 1984-10-16 |
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