JPS59184948A

JPS59184948A - 可変構造化マイクロコンピユ−タ

Info

Publication number: JPS59184948A
Application number: JP58057881A
Authority: JP
Inventors: Hideo Maejima; 前島　英雄; Akihiro Katsura; 晃洋桂; Hiroyuki Kida; 博之木田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1983-04-04
Filing date: 1983-04-04
Publication date: 1984-10-20
Also published as: JPH0516610B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野〕木光り月はマイクロプログラム、ランダムアクセスメモ
リ（Ｒ，ＡＭ）、リードオンリーメモリ（ＲＯＭ　）周
辺Ｉ１０機能を１チツプに搭載したシングルチップ・マ
イクロコンピュータ、％Ｖｃマイクロプロセッサのレジ
スタ群をＲＡＭに内蔵し、レジスタ数、種類の異なる数
種のマイクロコンビユータをエミュレートし得る可変構
造化マイクロコンピュータに関する。

〔発明の背景〕

近年、半導体特にＭＯＳ　（Ｍｅｔａｌ　ＱｘｉｄｅＳ
ｅｍｉｃｏｎｄｕｃｔｏｒ　）の微細化により、マイク
ロコンピュータも高集積、高機能化の一途をたどってき
ている。これに伴い、第１図に示すような高集積化され
たシングルチップ・マイクロコンピュータ１０が出現し
てきた。すなわち、マイクロプロセッサ１１を核として
ＲＡＭＩ　２、ＲＯＭＩ　３、タイマ１４、シリアル・
インクフェイス１５等のＩ１０機能を１チツプ中に収め
た高集積なものである。本チップ１０内部ではアドレス
・バス１６データ・バス１７を介してマイクロプロセッ
サ１１と各ユニット１２〜１５とが入出力動作を行う。

例えば、マイクロプロセッサ１１はＲＯＭ１３から命令
を読み出Ｌ、ＲＡＭ１２中のデータを処理する１、まだ
、マイクロプロセッサ１１はタイマ１４への入出力によ
り計時動作を、シリアル・インクフェイス１５とはシリ
アル入出力バスｌａ。

１ｂを介して他のマイクロプロセッサやＩ１０機器と交
信を行ったシする。

−Ｆ記したシングルチップ・マイクロコンピュ−タ１０
におけるマイクロプロセッサ１１は第２図に一例を示す
ように、マイクロプログラム制御のマイクロプロセッサ
Ｊ１が実装し易すさと柔軟さの点で常識化してき／ζ０
マイクロプロセッサ１１は、マイクロプログラム制御部
２１、マイクロ命令デコーダ２２、演υ：部２３、これ
らを連結するバス２４から成っている。マイクロプログ
ラム制御部２１によシ、マ、ｆクロプロセッサ１１０制
酉１面の柔軟性は高くなるが、被制御部である演算部２
３は柔軟性の点で問題がある。

すなワチ、マイク７３プロセツサ」１の命令解読及び実
行手順はマイ、・クロプログラム制御部２１を構成する
Ｒ　ＯＭのパ・Ｚ−ン（マイクロ命令ｔ＋’ｅ　＞を目
的とするアーキテクチャ（命令体系）に適合させる事が
できる。

一方、演算部２３は第３図に一例を示す構成が一般的で
ある。すなわち、演算レジスタ群３０、演算回路３１か
ら成っておシ、演算レジスタ群３０から読み出されたデ
ータはバス３ａ、３ｂを介して演算回路３１に入力し、
その演算結果はバス３Ｃを通じて再び演算レジスタ群３
０に戻される。例えば、演算レジスタ群３０内には、主
記憶中の命令の所在を示すプログラム・カウンタ（ＰＣ
）、データのスタック位置を示すスタック・ポインタ（
ＳＰ）、オペランドのアドレッシングに用いるインデッ
クス・レジスタ（ＩＸ）、データ演算に使われるアキュ
ムレータ（Ａ）等が含まれる。これらのレジスタは第２
，３図に示すように、マイクロプログラム制御部２１か
ら順次読み出されるマイクロ命令をマイクロ命令デコー
ダ２２によシ解読した後の制御信号２Ｃ−ａによって指
定される。従って、マイクロ命令が命令とレジスタ指定
との間に介在するため、レジスタ指定に関する柔軟性は
マイクロプログラム制御部２１と汎用レジスタ構造によ
り確保できる。まだ、演算回路３１もまたマイクロ命令
制御されるので融通性が高い。

以−ヒの如く、演算部２３の柔軟性に対する最大の要因
はこの演算レジスタ群の数である。すなわち１１種々の
アーキテクチャ（命令体系）のマイクロプロセッサでは
それらの演算レジ）スタはプログラム・カウンタ（ＰＣ
）等のアドレス系レジスタも含めるとその数はまちまち
である机例えば、スタック・ポインタ（ＳＰ）やインデ
ックス・レジスタ（ＩＸ）それぞれが１つのものも、２
つのものもある。このようなレジスタ数に注目して、柔
ｄｊｊ性の高いマイクロプロセッサを実現しようとす２
り場合、レジスタ数を最大のものに合せておけばよいか
も知れないが、チップ面積が大きくなるし、ぞｈでも命
令を拡張しようとすれば、定らなくなる事も考えられる
。

それで、演算レジスタ群３０をメモリ（ＲＡＭ）の一部
に埋め込む事が１つの解として現われてきている。この
ような傾向は、第１図に示したシングルチップ・マイク
ロコンピュータにミラれ、少゛なくともｔＬＡＭ１２を
内蔵したシステムで実現できるものである。すなわち、
、ＲＡＭ構造とレジメ夕構造では前者は後者の１１５程
度で実現できるのでサイズの面では圧倒的にＲＡＭが有
利である。

従って、メモリとレジスタ群を共存させる方式によれば
、レジスタの数はそれ程問題とならない。

演算レジスタ群３０をＲＡＭ１２に移す構造では、マイ
クロプロセッサ１１はコンパクトになるが、それだけで
は次の問題が生じる。すなわち、第４図に示すように、
ＲＡＭ１２上で、レジスフ領域とメモリ領域が同じアド
レス空間をとっている為、メモリ領域の先頭が演算レジ
スタの数によって変動することである。この事は、ソフ
トウェアの見地からは許容し難いものである。

〔発明の目的〕

本発明は目的は、上記した従来技術の欠点をなくシ、演
算レジスタ群をＲＡＭに内蔵し、メモリ空間を侵触する
事なく、レジスタ群の数を可変にし得る可変構造化マイ
クロコンピュータを提供するにある。

〔発明の概要〕

本発明は、マイクロ命令に格納した１ビツトによってマ
イクロプロセッサの出力するアドレスを明確に分離し、
演算レジスタ領域とデータメモリ領域をＲＡＭに共存し
得るようにし、ＲＡＭのアドレス・デコーダをプログラ
マブルに構成する事によシ可変構造化するものである。

〔発明の実施例とその効果〕

以下、本発明を実施例により詳細に説明する。

第５図は本発明の可変構造化マイクロコンピュータの一
実施例を示す構成図で、第２図におけるマイクロプロセ
ッサ１１及びＲＡＭ１２の関係を詳細に示している。

以下に、各バスとマイクロプログラム制御部、Ｊ２１、
マイクロ命令デコーダ２２、演算部２３及びＲＡＭ１２
の構成を述べる。

（１）バスデータ・バス５ｂ、アドレス・バス５ｅ、５ｄ。

５ｉルジスタ／メモリ切換え信号線５ｃ（後述）から成
る。

（２）マイクロプログラム制御部２１本ユニットはデータ・バス５ｈから命令を受取る命令レ
ジスタ５０、該出力とマイクロ命令からの分岐アドレス
のいずれか一方を選択するマルチプレクサ５１、マイク
ロ命令アドレス・レジスタ５２、マイクロプログラムＲ
ＯＭ５００、マイクロ命令レジスタ５３、バス・ドライ
バ５５．５６から成る。

データ・バス５ｈを介し、主メモリから命令レジスタ５
０に格納された命令はマルチプレクサ５１により選択さ
れ、マイクロ命令アドレス・レジスタ５２に記憶される
。この内容に応じて、マイクロプログラムＲＯＭ５００
より読み出されるマイクロ命令はマイクロ命令レジスタ
５３に格納される。該レジスタのＯＰフィールドは信号
５ｊによりマイクロ命令デコーダ２２に入力し、ここで
解読されて演算部２３を制御する。Ｒｇフィールド及び
μ／Ｍフィールドは本発明に係る部分であシ、次の機能
を持つ。

（１）μ／Ｍフィールドこのフィールドは１ビツトてりり、Ｒ，ＡＭ１２をアク
セスする時のアドレス源がマイクロ命令中のＲｇフィー
ルドであるか、演算部２３がら出力されるメモリ・アド
レスかを識別するだめのものである。具体的には、 μ／Ｍ−０の時、メモリ・アドレス μ／Ｍ＝１の時、Ｒ，ｇフィールドすなわち、ＲＡＭ１’２内の演算レジスタ群をアクセス
する時、μ／Ｍ−１とする。

（＋ｉ）　Ｒｇフィールド本実施例では５ピツトであり、２５＝３２であることか
ら最大３２個の演算レジスタを指定できる。本フィール
ドは前項μ／Ｍフィールドが”ｌＩＩの時のみ有効であ
る。

今、マイクロ命令レジスタ５３に置数されたマイクトノ
命令のμ／Ｍフィールドが１″の場合、ｉｔ　、／へ４
フィ〜ルドの値は信号線５ａを介してバス・ドライバ５
５．５６に入力し、前者はバス５ｃを０″に駆動し、後
者は信号線５ｂによって伝えられるマイクロ命令レジス
タ５３のＲｇフィールドの１１ｉ￥に応じてバス５ｄを
駆動する。この時、バス５ｅは”　■ｎｖａｌｉｄ″（
無効）であってもよい。

Ａ　Ｄ　Ｒフィールドはマイクロプログラムの分岐アド
レスを示すフィールドであり、信号線５ｋを経由して、
マルチプレクサ５１により選択され、マイクロ命令アド
レス・レジスタ５２に１［を数される。

（３）マイクロ命令デコーダ２２本ユニットは前記マイクロプログラム制御部２１におけ
るマイクロ命令レジスタ中のＯＰフィールドを信号線５
ｊにより入力し、演算部の各部を制御する信号を生成す
る。制御信号は制御信号線５ｔを介して演算部２３に出
力される。

（４）演算部２３本ユニットは、メモリ・アドレスの下位８ビツトを格納
するメモリ・アドレス・レジスタ（Ｌ）５４、上位８ビ
ツトを格納するメモリ・アドレス・レジスタ（Ｈ）５９
、演算回路６０、入力ラッチ・レジスタ６１，６２、内
部バス６３，６４、バス・ドライバ５７，５８，６５．
６６よ構成る。。

これらの要素の動作は後述する。

匍’ｍＡＭｔ２本実施例ではＲＡＭ１２は２５６語の容量で、前記した
バス５Ｃ，５ｅ、５ｄの計９ビットをアドレスとして、
アドレス・デコーダ５２１に入力する。また、データの
入出力は、メモリ部５２２とバス５　ｈとの間で行うが
、その訂ＩＹｌｌ＋は後述する。

以上、各ユニットについて、主にそれらの構成について
述べたが、以下には実際の動作を示す。

（ａ）命令フェッチマイクロ命令の几ｆ（フィールドからプログラムカウン
タ（ＰＣ）のアドレスを信号５ｂ、ノくス・ドライバ５
６を経由してアドレス・・くス５ｄに出力すると共に、
８７Ｍフィールドを１”としてバス・ドライバ５６をア
クティブにする一方、ノ（ス・ドライバ５５によりバス
５Ｃを駆動する。このような動作により、プログラノ、
・カウンタ（ＰＣ）はＲＡＭＩ　２より読３′、に出さ
れ、データ・バス５ｈを経由してバス・ドライバ６６を
介して演算部２３内のメモリ・アドレス・レジスタ５４
．５９に次々に置数される。次のマイクロ命令では８７
Ｍフィールドを０″として、メモリ・アドレス・レジス
タ５４．５９の内容はバス・ドライバ５７．５８．６５
を介して、アドレス・バス５ｅ。

５ｄ、５ｉに出力される。この時も８７Ｍフィールドは
０”としておき、ＲＩＶ１１２のメモリ部あるいは他の
メモリから命令が読み出される。読み出された命令はデ
ータ・バス５ｈを経由してマイクロプログラム制御部２
１内の命令レジスタ５０に格納される。

一方、メモリ・アドレス・レジスタ５４．５９の内容は
演算回路６０により（１され、次の命令アクセスの準備
をしておく。もし、この必要がないかメモリ・アドレス
・レジスタ５４．５９を使用する場合は、この内容をＲ
ＡＭ１２内のプログラムカウンタ（ｐｃ）に戻す。

（ｂ）命令実行例えば、ＲＡＭ１２内にある演算用のレジスタＡ、Ｂの
内容を加算する場合、前記したプログラム・カウンタ（
ｐ　ｃ　）のアクセス方法と同様にして、レジスタＡの
内容をラッチ・レジスタ６１に、レジスタＢの内容をラ
ッチ・レジスタ６２に置数する。これらラッチレジスタ
６１．６２の内容を演算回路６０によって加算し、その
結果をバス６４を経由して、ラッチ・レジスタ６２に格
納する。この内容はバス６３、バス・ドライバ６６、デ
ータ・バス５ｈを経由してＲＡＭ１２内のレジスタＡに
格納される。このような動作時にもマイクロ命令の８７
Ｍフィールドは１”、且ｇフィールドはレジスタＡのア
ドレスを示している。

以上に示した各ユニツ）２１．２３のバス５ｃ。

５ｅ、５ｄの駆動に従い、ＲＡＭ１２が制御される。第
６図に示しだＲＡＭ１２のアドレス・デコーダ５２１に
より、演算レジスタ群とメモリの実際のマツピング例を
示す。

（１）演算レジスタ（Ｒ，１〜Ｒ３１）入力信号５Ｃが
０”（マイクロ命令の８７Ｍフィールドが１”）かつバ
ス５ｄが”００００１”〜″１１１１１”の範囲で演算
ルジスタ１〜３１のいずれかが選択される。

（２）特殊レジスタ（Ｒ，００〜Ｉｔ　Ｏ７）入力信号
５Ｃが０”かつバス５ｄが”ｏｏｏｏｏ”の時、バス５
ｅの内容に応じて８個のレジスタを割当てている。これ
は前記した演算レジスタのアクセスでバス５ｄがＲＯ（
実際には存在しない）を指定した時、バス５ｅに載った
３ビツトの状態でＲＯＯ−４ＬＯ７の８個のレジスタの
１つが選択される。バス５ｅに載る条件はマイクロ命令
レジスタの他のフィールド（例えば、オペレーション・
フィールド等）や命令レジスタの内容の一部等である。

これは、乗除算におけるワーク・レジスタ等に用いるこ
とができる。

第５図のマイクロプログラム制御部２１内のバス・ドラ
イバ５０１は命令レジスタ５０の一部をバス５ｅに出力
する例である。すなわち、例えば乗算処理において、マ
イクロ命令のＲｇフィールドでＲＯが指定され、かつμ
／Ｍフィールドが１”であれば、乗算命令のコードの示
す専用のレジスタ１つを割当てる事ができる。これは被
乗数あるいは乗数のラッチに使用する。このような方法
によれば、マイクロ命令のＲｇフィールドで指定する事
のできるレジスタ数以上のレジスタをを設は得る。

（３）メモリ（ＭＯ−Ｍ２１６）演算レジスタに３１語、特殊レジスタに８語が使われた
為、メモリとしては２１７語を割当てることができる。

以上のように、演算レジスタ、特殊レジスタ、メモリの
割当てをマイクロ命令のμ／Ｍフィールド、Ｒｇフィー
ルドのマイクロプログラムとＲＡＭ１２のアドレス・デ
コーダ５２１を生産時に可変にし得るマスク・プログラ
ムを行う事によってレジスタ群とメモリを同じＲＡＭ１
２上に、独立のアドレス源から指定できる。

次に、第７図、第８図を用いて再換え可能なアドレス・
デコーダについて詳細に説明する。

第７図は書換え可能なアドレス・デコーダの全体構成を
示す図である。本デコーダは、第１のアドレス・デコー
ダ７０と第２のアドレス・デコーダ７１とマルチプレク
サ兼センス・アンプ７２から成る。

（１）アドレス・デコーダ７１アドレス・デコーダ７１はＲＡＭ構造であシ、システム
の初期化により所定のアドレス情報を畜込まなければな
らない。そのためには、第１のアドレス・デコーダ７０
によって第２のアドレス・デコーダ７１をメモリ部とし
て扱う事によシアドレス情報を書込む。この場合、前記
したマイクロ命令中のμ／Ｍフィールドの他にイ＝号線
５　ｃ　／で示したＭ　（Ｍｏｄｅ　）フィールドが必
要である。

（１）Ｍフィールドが０″の場合（信号線５　ｃ　／が
”　１　”　）第１のアドレス・デコーダ７０には信号線５　ｃ　／よ
シ１ビットの信号が入力しておシ、この時デコーダ７０
の出力８０ａ他のいずれか１つがアクティブとなる。ア
クティブとなった第２のアドレス・デコーダ７１の行で
はデータ・バス５ｈの内容がマルチプレクサ兼センス・
アンプ７２を介してデータが書込まれる。第１のアドレ
ス・デコーダ７０は０番地から２５５番地（２５６語の
場合）までリニアに配列している。

以−ヒの如くして第２のアドレス・デコーダ７１が機能
する。上記した第２のアドレス・デコーダ７１の生成は
オン・ライン中でも可能であり、２５６語のＲＡＭ中に
多くのアドレス領域のデー力を持つ阜ができる。

（ｉｉ）　Ｍフィールドが１”の場合（信号線５　ｃ　
／が”０″）第１のアドレス・デコーダ７０は信号線５　ｃ　／の内
容が０”であることから、その動作が阻止−ｙれ、第２
のアドレス・デコーダ７１は単なるアドレス・デコーダ
として機能し、アドレス・バス！’ｉｄ、５ｅから入力
するアドレスとμ／Ｍフィールドの指定Ｖこ従い、入力
するアドレスの一致検出４−イー１〕。人力アドレスと
あらかじめ〒１ｇ込まれてあ・Ｃアドレス情報が一致し
た行をアクティブにする。

第２図のアドレス・デコーダ７１は、前記した第６図に
おける１ビツトに相当するメモリセルフ００を一トリク
ス状に配列して得られる。上記ピル７００に、４込まれ
た値により第６図と同様のアドレス・デコーダが形成さ
れる小になる。この嚇合、本デ゛コーダはダイナミック
にＮＦ換え可能となる為、オン・ラインでＲＡＭ上のレ
ジスタ及びメモリのアドレス変更を行えるので、より可
変構造化する。第８図は第７図におけるセルフ００の内
部回路を詳細に示したものである。アドレス・デコーダ
を構成するデコード・ビットが１″かＩＩ　Ｏｕかを記
憶するメモリ・セル８０、アドレス・パターン入力時の
書込み制御信号８０ａ）ｉ込み用アドレス・パターン及
びアドレス入力バス８０ｂ及び８０ｂと反対の論理とな
る８０ｂデコード結果をのせるバス８０Ｃ１アドレス入
力に対して、入力アドレスの１ビツトがメモリ・セル８
８０に記憶された値と一致したか否かを検出する回路８
１から成る。

（ＩＪアドレス・パターンの入力書込み制御信号８０ａが１”の時、バス８０ｂ及び８０
ｂの値はメモリ・セル８０に書込まれる。

（２）アドレスのデコード前項でメモリ・セル８０に記憶された値とバス８０ｂ及
び８０ｂの値が一致しなかった場合、前記検出回路８１
によシバスＣを０”にする。従つて、バスＣ上に接１；
されたセルフ００がすべて入力のアドレスに対し７て一
致した場合のみバスＣは１”となって第５図のメモリ部
５２２の中の１つの語を駆動する。

以上の実施例で詳イ１１１に説明しプζように、マイク
ロ命令中に設けたレジスタ／′メモリ指定ビットとＲＡ
Ｍアドレス・デコーダのマスクあるいはソフトウェア・
プログラマブルな構成をとる事によって、マイクロプロ
セッサのレジスタ群とメモリ’＋ｉｕ域を同じＲＡＭ上
に配置１間し潜るのでレジスタ群の故、配置場所が任意
ケ３１べるだめ、マイクロコンピュータの可変構造化が
得られる。

〔発明の効果〕

本発明によれば、マイクロコンピュータに内蔵されたラ
ンダム・ア多セス・メモリ内にレジスタ領域とメモリ領
域を任意に設定できるので、データ処理装置における被
制御部である演算部の可変性をより高めた可変＋１・゛
−造造化マイクロコンピュタを提供できる。

【図面の簡単な説明】

ｉ、（＋１，１図はマイクロプログラム制御のシングル
チップ・マイクロコンピュータの一般的な構成を示す図
、第２図は第１図におけるマイクロプログラムの一例を
示す図、第３図は第２図における演算部の概略を示す図
、第４図はシングルチップ・マイ、クロコンピユータ内
のＲＡＭのマツピングを示１−１！＝！ｌ、ｊ￥！５図
は本発明による可変構造化マイクロ”：１ンビユータの
一実施例を示す全体構成図、第６図ｒ、Ｉ：第５図にお
けるＲＡＭのアドレス・デコーダの一：ｉ≦施例を示す
図、；１７図は邦換え可能なアト・′ス・デコーダの一
実施例を示す図、第８図は第７１Ａに示すメモリ・セル
の一具体例を示す図であ４）。５３・・・マイクロ命令レジスタ、５５・・・バス・ト
ラ、イバ、５６，５７．５８・・・アドレス・バッファ
、５２１．７０．７１・・・アドレスデコーダ、７００
第　１０范　２　霧第　３　の第　４　呂鱈　５町

Claims

【特許請求の範囲】１、マイクロプログラム制御部および該マイクロプログ
ラム制御部によって制御される演算部を有するマイクロ
プロセッサと、マイクロプロセッサが使用するデータを
格納するランダムアクセスメモ’）（ＲＡＭ）を共通バ
スで接続した構成のマイクロコンピュータにおいて、マ
イクロプログラム制御部で使用するマイクロ命令中に、
レジスタ番号を指定するレジスタフィールドと、レジス
タフィールドの内容を共通バス中のアドレスバスに出力
するか否かを決定する識別フラグを設け、該ＲＡＭには
レジスタ領域とデータ領域が設定され、該ＲＡ　、Ｍは
、該演算部或いはマイクロプログラム制御部が出力した
アドレスバスの内容および該識別フラグの内容によりレ
ジスタ領域とデータ領域が識別されてアクセスされるよ
うにしたことを特徴とする可変構造化マイクロコンピュ
ータ。２、特許請求の範囲第１項記載のＲＡＭは、識別フラグ
の内容に応じてアドレスバスの内容とＲＡＭのアドレス
の対応関係を変えるプログラマブルなアドレスデコーダ
の出力によってアクセスされるようになっている可変構
造化マイクロコンピュータ５．３、特許請求の範囲第２項記載のアドレスデコーｐ−ｆ
プログラマブル・ロジック・アレイで構成したことを特
徴とする可変構造化マイクロコンピユー　タ。４、特許請求の範囲第２項記載のアドレスデコーダを得
き換え可能なメモリで構成したことを特徴とする可変構
造化マイクロコンピュータ。