JPH06314236A - メモリカートリッジのメモリ割付け方法 - Google Patents
メモリカートリッジのメモリ割付け方法Info
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- JPH06314236A JPH06314236A JP5393093A JP5393093A JPH06314236A JP H06314236 A JPH06314236 A JP H06314236A JP 5393093 A JP5393093 A JP 5393093A JP 5393093 A JP5393093 A JP 5393093A JP H06314236 A JPH06314236 A JP H06314236A
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- Japan
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- memory
- bank
- area
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Abstract
(57)【要約】
【目的】 本発明は、メモリカートリッジ内のメモリを
メモリバンクとして配置するシステムにおいて、辞書種
別等の各メモリカートリッジの性質を表す識別情報もし
くはプログラムを、バンク切換えを行うことなく読み出
す。 【構成】 メモリカートリッジの第１エリアに識別情報
もしくはプログラムを記憶し、第２エリアにデータ部分
を記憶すると共に、電子機器のアドレス空間内のメモリ
バンク領域に第２エリアをメモリバンクとして割り付
け、第１エリアをメモリバンク領域以外の所定のアドレ
ス空間に割り付ける。
メモリバンクとして配置するシステムにおいて、辞書種
別等の各メモリカートリッジの性質を表す識別情報もし
くはプログラムを、バンク切換えを行うことなく読み出
す。 【構成】 メモリカートリッジの第１エリアに識別情報
もしくはプログラムを記憶し、第２エリアにデータ部分
を記憶すると共に、電子機器のアドレス空間内のメモリ
バンク領域に第２エリアをメモリバンクとして割り付
け、第１エリアをメモリバンク領域以外の所定のアドレ
ス空間に割り付ける。
Description
【０００１】
【産業上の利用分野】本発明は、着脱可能なメモリカー
トリッジを有し、該メモリカートリッジのメモリをメモ
リバンクとして配置するシステムにおいて、カートリッ
ジ内のメモリを割り付ける方法に関する。
トリッジを有し、該メモリカートリッジのメモリをメモ
リバンクとして配置するシステムにおいて、カートリッ
ジ内のメモリを割り付ける方法に関する。
【０００２】
【従来の技術】実公昭５９−３７８８８号公報に開示さ
れているように、電子辞書等の電子機器においては、従
来より、メモリカートリッジを使用し、各メモリカート
リッジに各々言語の異なる辞書内容を記憶しておき、メ
モリカートリッジを交換することにより、複数種類の言
語に対応できるようにしていた。
れているように、電子辞書等の電子機器においては、従
来より、メモリカートリッジを使用し、各メモリカート
リッジに各々言語の異なる辞書内容を記憶しておき、メ
モリカートリッジを交換することにより、複数種類の言
語に対応できるようにしていた。
【０００３】又、メモリ容量が大きく、ＣＰＵが直接ア
クセス可能なアドレス空間内にメモリが納まらないシス
テムでは、特開昭６０−３３６４４号公報に開示されて
いるように、メモリをバンクとして配置することによ
り、メモリ領域を拡張するようにしていた。
クセス可能なアドレス空間内にメモリが納まらないシス
テムでは、特開昭６０−３３６４４号公報に開示されて
いるように、メモリをバンクとして配置することによ
り、メモリ領域を拡張するようにしていた。
【０００４】
【発明が解決しようとする課題】例えば、電子辞書にお
いて、辞書メモリ容量が大きい場合は、従来のバンク切
換方式を用い、内部辞書メモリと同一のアドレス空間
に、メモリカートリッジのメモリをメモリバンクとして
配置することが考えられる。
いて、辞書メモリ容量が大きい場合は、従来のバンク切
換方式を用い、内部辞書メモリと同一のアドレス空間
に、メモリカートリッジのメモリをメモリバンクとして
配置することが考えられる。
【０００５】しかしながら、メモリカートリッジのメモ
リの一部に、プログラムや辞書種別等の各メモリカート
リッジの性質を表す識別情報等を記憶し、このプログラ
ムと電子辞書本体内のプログラムとでデータ処理を行っ
たり、上記識別情報を読出してデータ処理の実行ルーチ
ンを決定するシステムの場合、従来の如く、単にバンク
レジスタによってバンクを切換える方式では、メモリカ
ートリッジ内のプログラムや識別情報を参照しようとす
る度に、バンクレジスタに選択情報を設定してメモリバ
ンクの切換えを行わなければならず、非常に面倒であっ
た。
リの一部に、プログラムや辞書種別等の各メモリカート
リッジの性質を表す識別情報等を記憶し、このプログラ
ムと電子辞書本体内のプログラムとでデータ処理を行っ
たり、上記識別情報を読出してデータ処理の実行ルーチ
ンを決定するシステムの場合、従来の如く、単にバンク
レジスタによってバンクを切換える方式では、メモリカ
ートリッジ内のプログラムや識別情報を参照しようとす
る度に、バンクレジスタに選択情報を設定してメモリバ
ンクの切換えを行わなければならず、非常に面倒であっ
た。
【０００６】
【課題を解決するための手段】本発明は、着脱可能なメ
モリカートリッジを電子機器に装着してなるシステムに
おいて、前記メモリカートリッジの第１メモリエリアに
メモリカートリッジの性質を表す識別情報もしくはプロ
グラムを記憶し、第２メモリエリアにデータ部分を記憶
すると共に、前記電子機器のアドレス空間の一部に設け
られたメモリバンク領域に前記第２メモリエリアをメモ
リバンクとして割り付け、前記第１メモリエリアを前記
メモリバンク領域以外の所定のアドレス空間に割り付け
るようにして、上記課題を解決するものである。
モリカートリッジを電子機器に装着してなるシステムに
おいて、前記メモリカートリッジの第１メモリエリアに
メモリカートリッジの性質を表す識別情報もしくはプロ
グラムを記憶し、第２メモリエリアにデータ部分を記憶
すると共に、前記電子機器のアドレス空間の一部に設け
られたメモリバンク領域に前記第２メモリエリアをメモ
リバンクとして割り付け、前記第１メモリエリアを前記
メモリバンク領域以外の所定のアドレス空間に割り付け
るようにして、上記課題を解決するものである。
【０００７】
【作用】本発明では、メモリカートリッジのメモリの一
部の領域は、ＣＰＵが直接アクセス可能なメモリバンク
領域以外の所定のアドレス空間に割り付けられることと
なり、従って、この領域に記憶した上記プログラムや識
別情報を、バンク切換を行うことなく、これらプログラ
ムや識別情報を参照することが可能となる。
部の領域は、ＣＰＵが直接アクセス可能なメモリバンク
領域以外の所定のアドレス空間に割り付けられることと
なり、従って、この領域に記憶した上記プログラムや識
別情報を、バンク切換を行うことなく、これらプログラ
ムや識別情報を参照することが可能となる。
【０００８】
【実施例】第１図は、本発明の実施例を含む電子辞書の
構成を示すブロック図であり、（１）はＣＰＵ、（２）
はＡ0〜Ａ19の２０ビットのアドレスバス、（３）はＤ0
〜Ｄ7のデータバス、（４）はプログラムを記憶した１
２８ＫＢのシステムＲＯＭ、（５）は２５６ＫＢのフォ
ントＲＯＭ、（６）はＲＡＭ、（７）及び（８）は例え
ば英和辞書である内部辞書を構成する５１２ＫＢの辞書
ＲＯＭ１及び辞書ＲＯＭ２、（９）はコネクタ（１０）
によりアドレスバス、データバス、制御ラインが本体側
に接続される着脱自在なＲＯＭカードであり、例えば、
和英辞書を構成する５１２ＫＢの辞書ＲＯＭ３（１１）
及び辞書ＲＯＭ４(12)より成る。そして、辞書ＲＯＭ
（７）（８）（１１）（１２）が順にメモリバンク０〜
３として、同一アドレス空間上に割り付けられる。
構成を示すブロック図であり、（１）はＣＰＵ、（２）
はＡ0〜Ａ19の２０ビットのアドレスバス、（３）はＤ0
〜Ｄ7のデータバス、（４）はプログラムを記憶した１
２８ＫＢのシステムＲＯＭ、（５）は２５６ＫＢのフォ
ントＲＯＭ、（６）はＲＡＭ、（７）及び（８）は例え
ば英和辞書である内部辞書を構成する５１２ＫＢの辞書
ＲＯＭ１及び辞書ＲＯＭ２、（９）はコネクタ（１０）
によりアドレスバス、データバス、制御ラインが本体側
に接続される着脱自在なＲＯＭカードであり、例えば、
和英辞書を構成する５１２ＫＢの辞書ＲＯＭ３（１１）
及び辞書ＲＯＭ４(12)より成る。そして、辞書ＲＯＭ
（７）（８）（１１）（１２）が順にメモリバンク０〜
３として、同一アドレス空間上に割り付けられる。
【０００９】更に、（１３）はメモリバンク選択回路で
あり、データバス（３）を介してバンク選択情報ＢＫ０
及びＢＫ１が設定されるバンクレジスタ（１４）と、バ
ンクレジスタ（１４）の出力Ｑ0及びＱ1を各々入力端子
Ａ及びＢに入力し、バンク選択情報に応じた選択信号Ｙ
0〜Ｙ3を出力するバンク用デコーダ（１５）と、アドレ
スＡ17，Ａ18，Ａ19を各々入力端子Ａ，Ｂ，Ｃ，に入力
し、出力信号Ｙ0〜Ｙ7を発生するアドレスデコーダ（１
６）と、アドレスデコーダ（１６）の出力信号Ｙ0とア
ドレスＡ16を入力するＡＮＤゲート（１７）と、ＡＮＤ
ゲート（１７）の出力信号Ｐとバンク用デコーダ（１
５）の選択信号Ｙ2とを入力するＯＲゲート（１８）
と、アドレスデコーダ（１６）の出力信号Ｙ1〜Ｙ4を入
力し、出力がバンク用デコーダ（１５）のＧ端子に接続
されたＯＲゲート（１９）とより成る。そして、バンク
用デコーダ（１５）の選択信号Ｙ0，Ｙ1，Ｙ3は、各
々、辞書ＲＯＭ（７），（８），（１２）のチップイネ
ーブル端子ＣＥに、ＡＮＤゲート（２０），（２１），
（２３）を介して接続されており、辞書ＲＯＭ（１１）
のチップイネーブル端子ＣＥには、ＯＲゲート（１８）
の出力信号ＲがＡＮＤゲート（２２）を介して接続され
ている。
あり、データバス（３）を介してバンク選択情報ＢＫ０
及びＢＫ１が設定されるバンクレジスタ（１４）と、バ
ンクレジスタ（１４）の出力Ｑ0及びＱ1を各々入力端子
Ａ及びＢに入力し、バンク選択情報に応じた選択信号Ｙ
0〜Ｙ3を出力するバンク用デコーダ（１５）と、アドレ
スＡ17，Ａ18，Ａ19を各々入力端子Ａ，Ｂ，Ｃ，に入力
し、出力信号Ｙ0〜Ｙ7を発生するアドレスデコーダ（１
６）と、アドレスデコーダ（１６）の出力信号Ｙ0とア
ドレスＡ16を入力するＡＮＤゲート（１７）と、ＡＮＤ
ゲート（１７）の出力信号Ｐとバンク用デコーダ（１
５）の選択信号Ｙ2とを入力するＯＲゲート（１８）
と、アドレスデコーダ（１６）の出力信号Ｙ1〜Ｙ4を入
力し、出力がバンク用デコーダ（１５）のＧ端子に接続
されたＯＲゲート（１９）とより成る。そして、バンク
用デコーダ（１５）の選択信号Ｙ0，Ｙ1，Ｙ3は、各
々、辞書ＲＯＭ（７），（８），（１２）のチップイネ
ーブル端子ＣＥに、ＡＮＤゲート（２０），（２１），
（２３）を介して接続されており、辞書ＲＯＭ（１１）
のチップイネーブル端子ＣＥには、ＯＲゲート（１８）
の出力信号ＲがＡＮＤゲート（２２）を介して接続され
ている。
【００１０】尚、ＡＮＤゲート（２０）（２１）（２
２）（２３）は、ＣＰＵ（１）から読出信号ＲＤが出力
されたときのみ、辞書ＲＯＭが選択されるようにするた
めのゲートである。
２）（２３）は、ＣＰＵ（１）から読出信号ＲＤが出力
されたときのみ、辞書ＲＯＭが選択されるようにするた
めのゲートである。
【００１１】ところで、デコーダ（１５）及び（１６）
は、同一構成であって、入力端Ａ，Ｂ，Ｃへの入力信号
が「０００」のとき信号Ｙ0が「１」、「１００」のと
き信号Ｙ1が「１」、……「１１１」のとき信号Ｙ7が
「１」というように、入力信号に応じてＹ0〜Ｙ7の１つ
が順次「１」となるように構成されており、又、Ｇ端子
に「１」の信号が入力されている間のみ出力を発生す
る。
は、同一構成であって、入力端Ａ，Ｂ，Ｃへの入力信号
が「０００」のとき信号Ｙ0が「１」、「１００」のと
き信号Ｙ1が「１」、……「１１１」のとき信号Ｙ7が
「１」というように、入力信号に応じてＹ0〜Ｙ7の１つ
が順次「１」となるように構成されており、又、Ｇ端子
に「１」の信号が入力されている間のみ出力を発生す
る。
【００１２】従って、本実施例では、アドレスＡ19，Ａ
18，Ａ17が、「００１」〜「１００」の範囲でのみバン
ク用デコーダ（１５）は選択信号を出力し、その際、バ
ンク情報ＢＫ１，ＢＫ０が「００」であれば辞書ＲＯＭ
（７）が選択され、「０１」であれば辞書ＲＯＭ
（８）、「１０」であれば辞書ＲＯＭ（１１）、「１
１」であれば辞書ＲＯＭ（１２）が選択される。つま
り、辞書ＲＯＭ（７）〜（１２）は、第２図のメモリマ
ップに示すように、ＣＰＵ（１）の同一のアドレス空間
２００００Ｈ〜９ＦＦＦＦＨに、各々、バンク０，バン
ク１，バンク２，バンク３として割り付けられる。そし
て、アドレスＡ0〜Ａ18で、各バンク内のアドレスが指
定される。尚、システムＲＯＭ（４）、フォントＲＯＭ
（５）、ＲＡＭ（６）は、メモリバンク領域２００００
Ｈ〜９ＦＦＦＦＨ以外のアドレス空間に割り付けられて
いる。
18，Ａ17が、「００１」〜「１００」の範囲でのみバン
ク用デコーダ（１５）は選択信号を出力し、その際、バ
ンク情報ＢＫ１，ＢＫ０が「００」であれば辞書ＲＯＭ
（７）が選択され、「０１」であれば辞書ＲＯＭ
（８）、「１０」であれば辞書ＲＯＭ（１１）、「１
１」であれば辞書ＲＯＭ（１２）が選択される。つま
り、辞書ＲＯＭ（７）〜（１２）は、第２図のメモリマ
ップに示すように、ＣＰＵ（１）の同一のアドレス空間
２００００Ｈ〜９ＦＦＦＦＨに、各々、バンク０，バン
ク１，バンク２，バンク３として割り付けられる。そし
て、アドレスＡ0〜Ａ18で、各バンク内のアドレスが指
定される。尚、システムＲＯＭ（４）、フォントＲＯＭ
（５）、ＲＡＭ（６）は、メモリバンク領域２００００
Ｈ〜９ＦＦＦＦＨ以外のアドレス空間に割り付けられて
いる。
【００１３】ところで、本実施例では、アドレスデコー
ダ(16)とＡＮＤゲート(17)により、アドレスＡ16〜Ａ19
の上位４ビットをデコードするアドレスデコーダが構成
されており、アドレスＡ19，Ａ18，Ａ17，Ａ16が「００
０１」のとき、ＡＮＤゲート(17)の出力信号Ｐが「１」
となり、これによりＯＲゲート（１８）の出力信号Ｒも
「１」となって、ＲＯＭカード（９）内のバンク２の辞
書ＲＯＭ（１１）が選択される。ここでＣＰＵ（１）の
アドレス空間上、アドレスＡ19，Ａ18，Ａ17，Ａ16が
「０００１」となるのは、メモリバンク領域以外の第２
図斜線で示す１００００Ｈ〜１ＦＦＦＦＨのアドレス空
間であり、メモリバンク２の辞書ＲＯＭ（１１）のう
ち、アドレスＡ18，Ａ17，Ａ16が「００１」で指定され
るメモリ領域は、第２図の斜線で示す９００００Ｈ〜９
ＦＦＦＦＨである。
ダ(16)とＡＮＤゲート(17)により、アドレスＡ16〜Ａ19
の上位４ビットをデコードするアドレスデコーダが構成
されており、アドレスＡ19，Ａ18，Ａ17，Ａ16が「００
０１」のとき、ＡＮＤゲート(17)の出力信号Ｐが「１」
となり、これによりＯＲゲート（１８）の出力信号Ｒも
「１」となって、ＲＯＭカード（９）内のバンク２の辞
書ＲＯＭ（１１）が選択される。ここでＣＰＵ（１）の
アドレス空間上、アドレスＡ19，Ａ18，Ａ17，Ａ16が
「０００１」となるのは、メモリバンク領域以外の第２
図斜線で示す１００００Ｈ〜１ＦＦＦＦＨのアドレス空
間であり、メモリバンク２の辞書ＲＯＭ（１１）のう
ち、アドレスＡ18，Ａ17，Ａ16が「００１」で指定され
るメモリ領域は、第２図の斜線で示す９００００Ｈ〜９
ＦＦＦＦＨである。
【００１４】つまり、ＲＯＭカード（９）の辞書ＲＯＭ
（１１）の９００００Ｈ〜９ＦＦＦＦＨのメモリ領域
は、ＣＰＵ（１）が直接アクセス可能なメモリバンク領
域以外の所定のアドレス空間１００００Ｈ〜１ＦＦＦＦ
Ｈに割り付けられるのである。従って、バンクレジスタ
(14)の内容に関係なく、ＣＰＵ（１）が所定のアドレス
１００００Ｈ〜１ＦＦＦＦＨをアクセスすれば、ＲＯＭ
カード（９）の辞書ＲＯＭ（１１）の９００００Ｈ〜９
ＦＦＦＦＨをアクセスすることができる。従って、ＲＯ
Ｍカード（９）のこの領域に、プログラムや識別情報を
記憶しておけば、バンクレジスタ(14)への設定を行うこ
となく、これらプログラムや識別情報を読み出せ、制御
が簡単になる。
（１１）の９００００Ｈ〜９ＦＦＦＦＨのメモリ領域
は、ＣＰＵ（１）が直接アクセス可能なメモリバンク領
域以外の所定のアドレス空間１００００Ｈ〜１ＦＦＦＦ
Ｈに割り付けられるのである。従って、バンクレジスタ
(14)の内容に関係なく、ＣＰＵ（１）が所定のアドレス
１００００Ｈ〜１ＦＦＦＦＨをアクセスすれば、ＲＯＭ
カード（９）の辞書ＲＯＭ（１１）の９００００Ｈ〜９
ＦＦＦＦＨをアクセスすることができる。従って、ＲＯ
Ｍカード（９）のこの領域に、プログラムや識別情報を
記憶しておけば、バンクレジスタ(14)への設定を行うこ
となく、これらプログラムや識別情報を読み出せ、制御
が簡単になる。
【００１５】例えば、外部プログラムとして、イニシャ
ルライズ用のサブルーチンとメイン処理プログラムを記
憶し、識別情報として、正しい辞書ＲＯＭか否かを示す
情報Ａ、イニシャライズ用サブルーチンの有無を示す情
報Ｂ、メイン処理プログラムの有無を示す情報Ｃとを記
憶し、本体側のシステムＲＯＭ（４）のシステムプログ
ラム内で、第３図のフローチャートで示す処理を実行し
ようとする場合、従来は、ＳＴＥＰ−１，３，５，７，
９の前で、バンクレジスタ(14)に「１０」を設し、更
に、ＳＴＥＰ−２，４，６，８の前で、バンクレジスタ
(14)に「００」を設定しなければならなかったが、本実
施例では、これらの設定は全く不要となる。
ルライズ用のサブルーチンとメイン処理プログラムを記
憶し、識別情報として、正しい辞書ＲＯＭか否かを示す
情報Ａ、イニシャライズ用サブルーチンの有無を示す情
報Ｂ、メイン処理プログラムの有無を示す情報Ｃとを記
憶し、本体側のシステムＲＯＭ（４）のシステムプログ
ラム内で、第３図のフローチャートで示す処理を実行し
ようとする場合、従来は、ＳＴＥＰ−１，３，５，７，
９の前で、バンクレジスタ(14)に「１０」を設し、更
に、ＳＴＥＰ−２，４，６，８の前で、バンクレジスタ
(14)に「００」を設定しなければならなかったが、本実
施例では、これらの設定は全く不要となる。
【００１６】
【発明の効果】本発明に依れば、メモリカートリッジの
うち、プログラムや種々の識別情報を記憶したメモリエ
リアは、ＣＰＵが直接アクセス可能なメモリバンク領域
以外の所定のアドレス空間に割り付けられるので、バン
ク切換を行うことなく読出すことが可能となり、高速な
処理を実現できるようになると共に、システムプログラ
ムを簡素化することができる。
うち、プログラムや種々の識別情報を記憶したメモリエ
リアは、ＣＰＵが直接アクセス可能なメモリバンク領域
以外の所定のアドレス空間に割り付けられるので、バン
ク切換を行うことなく読出すことが可能となり、高速な
処理を実現できるようになると共に、システムプログラ
ムを簡素化することができる。
【図１】本発明の実施例を示すブロック図である。
【図２】本実施例におけるメモリマップである。
【図３】システムプログラムの具体例を示すフローチャ
ートである。
ートである。
（１） ＣＰＵ （４） システムＲＯＭ （７）（８）（１１）（１２） 辞書ＲＯＭ （９） ＲＯＭカード （１３） メモリバンク選択回路 （１４） バンクレジスタ （１５） デコーダ （１６） アドレスデコーダ （１７） ＡＮＤゲート （１８） ＯＲゲート
Claims (1)
- 【請求項１】 着脱可能なメモリカートリッジを電子機
器に装着してなるシステムにおいて、前記メモリカート
リッジの第１メモリエリアにメモリカートリッジの性質
を表す識別情報もしくはプログラムを記憶し、第２メモ
リエリアにデータ部分を記憶すると共に、前記電子機器
のアドレス空間の一部に設けられたメモリバンク領域に
前記第２メモリエリアをメモリバンクとして割り付け、
前記第１メモリエリアを前記メモリバンク領域以外の所
定のアドレス空間に割り付けるようにしたことを特徴と
するメモリカートリッジのメモリ割付け方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5393093A JPH06314236A (ja) | 1993-03-15 | 1993-03-15 | メモリカートリッジのメモリ割付け方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5393093A JPH06314236A (ja) | 1993-03-15 | 1993-03-15 | メモリカートリッジのメモリ割付け方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62045863A Division JPH061451B2 (ja) | 1987-02-27 | 1987-02-27 | メモリカートリッジのメモリ割り付け装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06314236A true JPH06314236A (ja) | 1994-11-08 |
Family
ID=12956457
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5393093A Pending JPH06314236A (ja) | 1993-03-15 | 1993-03-15 | メモリカートリッジのメモリ割付け方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06314236A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8479689B2 (en) | 2008-07-10 | 2013-07-09 | Heat-Timer Corporation | Optimizing multiple boiler plant systems with mixed condensing and non-condensing boilers |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61104175A (ja) * | 1984-10-26 | 1986-05-22 | Hokkaido Electric Power Co Inc:The | 圧油装置 |
-
1993
- 1993-03-15 JP JP5393093A patent/JPH06314236A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61104175A (ja) * | 1984-10-26 | 1986-05-22 | Hokkaido Electric Power Co Inc:The | 圧油装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8479689B2 (en) | 2008-07-10 | 2013-07-09 | Heat-Timer Corporation | Optimizing multiple boiler plant systems with mixed condensing and non-condensing boilers |
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