JPS59186323A - パタ−ン検査方式 - Google Patents
パタ−ン検査方式Info
- Publication number
- JPS59186323A JPS59186323A JP58061406A JP6140683A JPS59186323A JP S59186323 A JPS59186323 A JP S59186323A JP 58061406 A JP58061406 A JP 58061406A JP 6140683 A JP6140683 A JP 6140683A JP S59186323 A JPS59186323 A JP S59186323A
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- address
- inspection
- test
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P95/00—Generic processes or apparatus for manufacture or treatments not covered by the other groups of this subclass
Landscapes
- Investigating Materials By The Use Of Optical Means Adapted For Particular Applications (AREA)
- Preparing Plates And Mask In Photomechanical Process (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の仮術分野
本発明は画像パターンのとくにエツジ近傍に存在する黒
点欠陥を高精度に検出するパターン検出方式における検
査論理手段の改善に関するものである。
点欠陥を高精度に検出するパターン検出方式における検
査論理手段の改善に関するものである。
（２）従来技術と問題点
従来、たとえば集積回路等の露光用マスクパターンを検
査する方法として、本出願人は特願昭５４−１０８７８
４号により画像パターンのエツジ近傍に存在する黒点欠
陥を高精度に検出するパターン検査方式を提案している
。
査する方法として、本出願人は特願昭５４−１０８７８
４号により画像パターンのエツジ近傍に存在する黒点欠
陥を高精度に検出するパターン検査方式を提案している
。
この提案例は本発明の基本となるもので詳細は実施例で
示されるが、その概要を述べると、２次元レジスタ上に
被検パターンを記憶させ、該レジスタ上の被検パターン
に対し、予め該レジスタ上に投足された検査バターンを
相対的に所定方向に移動させ、両パターンの重なりを検
査パターンビットによる検査論理手段を用りて、被検パ
ターンのエツジ近傍の欠陥を検査していた。この場合の
検査論理手段としては２次元レジスタ上に設定された検
査パターンの各ビットからハードワイアで後述するよう
な各論理回路に入力しその出力の総合判定により欠陥信
号を得ている。ここで２次元レジスタ上の検査パターン
は被検パターンの走査方向に対し４５°おきに８方向に
設定されるから、１種類の被検パターン当りハードワイ
アは多数となり、さらに検査対象が変るとそれに合せて
論理手段への配線を変更する必要があり、異種類のパタ
ーンを１装置で検査することは困難であった。
示されるが、その概要を述べると、２次元レジスタ上に
被検パターンを記憶させ、該レジスタ上の被検パターン
に対し、予め該レジスタ上に投足された検査バターンを
相対的に所定方向に移動させ、両パターンの重なりを検
査パターンビットによる検査論理手段を用りて、被検パ
ターンのエツジ近傍の欠陥を検査していた。この場合の
検査論理手段としては２次元レジスタ上に設定された検
査パターンの各ビットからハードワイアで後述するよう
な各論理回路に入力しその出力の総合判定により欠陥信
号を得ている。ここで２次元レジスタ上の検査パターン
は被検パターンの走査方向に対し４５°おきに８方向に
設定されるから、１種類の被検パターン当りハードワイ
アは多数となり、さらに検査対象が変るとそれに合せて
論理手段への配線を変更する必要があり、異種類のパタ
ーンを１装置で検査することは困難であった。
これに対して、本発明者らは検査パターンからの検査論
理手段を固定メモリ（ＲＯＭ）で構成することを考えた
。
理手段を固定メモリ（ＲＯＭ）で構成することを考えた
。
すなわち、検査論理手段の入力の組合せをアドレスで表
わし、その出力をデータとして格納することにより論理
手段をＲＯＭに置換えることは公知の技術でめる。これ
によりハードワイヤを省略できるから構成を簡単化する
ことができた。
わし、その出力をデータとして格納することにより論理
手段をＲＯＭに置換えることは公知の技術でめる。これ
によりハードワイヤを省略できるから構成を簡単化する
ことができた。
しかし異種類の被検パターンに対してはそれぞれ異なる
ＲＯＭを用低しなければならなかった。
ＲＯＭを用低しなければならなかった。
（３）発明の目的
本発明の目的は画像パターンのとくにエツジ近傍に存在
する黒点欠陥を高梢度に検出するパターン検出方式にお
ける検査論理手段のハードワイヤを省くとともに異種類
の検査パターンに対応できるようにしたパターン検査方
式を提供することである。
する黒点欠陥を高梢度に検出するパターン検出方式にお
ける検査論理手段のハードワイヤを省くとともに異種類
の検査パターンに対応できるようにしたパターン検査方
式を提供することである。
（４）発明の構成
前記目的を達成するため、本発明のパターン検査方式は
２次元メモリ上の被検パターンに対し、予め設定された
検査パターンを相対的に所定方向に移動させ、両パター
ンの重なりを検査パターンビットによる検査論理手段を
用い、被検パターンのエツジ近傍の欠陥を検査するパタ
ーン検査方式において、前記検査論理手段の入力の組合
せをアドレスに、出力をデータに置換えた読出し書込み
可能メモリ（ＲＡＭ）を設け、該メモリに被検パターン
の走査パターン信号を入力しエツジ近傍の欠陥信号を出
力させることを特徴とするものである。
２次元メモリ上の被検パターンに対し、予め設定された
検査パターンを相対的に所定方向に移動させ、両パター
ンの重なりを検査パターンビットによる検査論理手段を
用い、被検パターンのエツジ近傍の欠陥を検査するパタ
ーン検査方式において、前記検査論理手段の入力の組合
せをアドレスに、出力をデータに置換えた読出し書込み
可能メモリ（ＲＡＭ）を設け、該メモリに被検パターン
の走査パターン信号を入力しエツジ近傍の欠陥信号を出
力させることを特徴とするものである。
（５）発明の実施例
第１図は本発明を適用する前記提案列の構成を示す説明
図である。同図において、露光用マスク２上に形成され
た彼検査パターン２′をレーザ光１で走査し、透過光を
光検知器３に入れてパターン信号を検出し、その検出信
号を走査に対応しｎ個×ｍ列に配列した２次元シフトレ
ジスタ４の１端に入力し、クロック発生回路５からのク
ロックでシフトすることにより、２次元シフトレジスタ
４の面に走査パターンに対応する２直化信号パターンを
形成する。
図である。同図において、露光用マスク２上に形成され
た彼検査パターン２′をレーザ光１で走査し、透過光を
光検知器３に入れてパターン信号を検出し、その検出信
号を走査に対応しｎ個×ｍ列に配列した２次元シフトレ
ジスタ４の１端に入力し、クロック発生回路５からのク
ロックでシフトすることにより、２次元シフトレジスタ
４の面に走査パターンに対応する２直化信号パターンを
形成する。
この２次元シフトレジスタ４の面にあらかじめ後述の８
方向の検査パターン、すなわち、０°、９０°、１８０
°、２７０°の検査パターンと４５°、１３５°、２２
５°、３１５゜の検査パターンを設定しておき、このパ
ターンに対応するビット素子が前記被検査パターン信号
の入力で符号を変化した時、相互の白黒の関係を処理回
路６の論理回路で判定し、ＯＲ回路３０を通して取り出
しパターンエツジの状態を検査するものである。
方向の検査パターン、すなわち、０°、９０°、１８０
°、２７０°の検査パターンと４５°、１３５°、２２
５°、３１５゜の検査パターンを設定しておき、このパ
ターンに対応するビット素子が前記被検査パターン信号
の入力で符号を変化した時、相互の白黒の関係を処理回
路６の論理回路で判定し、ＯＲ回路３０を通して取り出
しパターンエツジの状態を検査するものである。
第２図（ａ），（ｂ）は第１図の２次元シフトレジスタ
４の面にあらかじめ形成される検査パターンの１例を示
すものであり、同図（ａ）は走査方向に対し０°、９０
°、１８０°、２７０°方向に配置する検査パターン、
同図（ｂ）は４５°、１３５°、２２５°、３１５°方
向に配置する検査パターンである。すなわち、同図（ａ
）に示すように、０°方向に形成されたパターンエッジ
１０に直交する９０°方向の直線状の複数ビットより成
る黒点検出パターン１１１．１１２と、その中央両側の
３ビツトより成る第１のガードパターン１２１，１２２
と、その前方両側に配したビット群より成る第２のガー
ドパターン１３１．１３２より構成される。同図（ｂ）
は１３５゜方向に形成されたパターンエッジ１０に直交
する４５°方向に形成された黒点検出パターン１１１、
１１２と、第１のガードパターン１２１、１２２と、第
２のガードパターン１３１、１３２の外に０°と９０°
方向の複数ビットより成る第３のガードパターン１４１
、１４２より構成される。このうち、黒点検出パターン
はパターンエツジを検出するとともに、パターンは黒点
部の走査方向の長さを示し、ガードパターンは検出パタ
ーンエッジ近傍におけるパターン屈曲部での誤検出を禁
止し、指定外角度方向の検出を禁止するためのものであ
る。このため検査パターンの各検出ビットにつき次の３
つの検出条件により正常時の被検パターンを判定する。
４の面にあらかじめ形成される検査パターンの１例を示
すものであり、同図（ａ）は走査方向に対し０°、９０
°、１８０°、２７０°方向に配置する検査パターン、
同図（ｂ）は４５°、１３５°、２２５°、３１５°方
向に配置する検査パターンである。すなわち、同図（ａ
）に示すように、０°方向に形成されたパターンエッジ
１０に直交する９０°方向の直線状の複数ビットより成
る黒点検出パターン１１１．１１２と、その中央両側の
３ビツトより成る第１のガードパターン１２１，１２２
と、その前方両側に配したビット群より成る第２のガー
ドパターン１３１．１３２より構成される。同図（ｂ）
は１３５゜方向に形成されたパターンエッジ１０に直交
する４５°方向に形成された黒点検出パターン１１１、
１１２と、第１のガードパターン１２１、１２２と、第
２のガードパターン１３１、１３２の外に０°と９０°
方向の複数ビットより成る第３のガードパターン１４１
、１４２より構成される。このうち、黒点検出パターン
はパターンエツジを検出するとともに、パターンは黒点
部の走査方向の長さを示し、ガードパターンは検出パタ
ーンエッジ近傍におけるパターン屈曲部での誤検出を禁
止し、指定外角度方向の検出を禁止するためのものであ
る。このため検査パターンの各検出ビットにつき次の３
つの検出条件により正常時の被検パターンを判定する。
（１）黒点検出パターン１１１．１１２はパターンエッ
ジを検知し検出のスタートを示し、黒点パターンの走置
方向の長さを黒点検出で示す。
ジを検知し検出のスタートを示し、黒点パターンの走置
方向の長さを黒点検出で示す。
（２）ガードパターン１２１、１２２および１４１、１
４２は各群とも中に１個以上の白ビットを含むものとす
る。
４２は各群とも中に１個以上の白ビットを含むものとす
る。
（３）ガードパターン１３１、１３２は同符号であるこ
と。
と。
すなわち、被検パターンエツジの検出時、その近傍に誤
検出のおそれのある屈曲部や角度方向がある場合にはガ
ードパターンで誤検出を禁止し、指定角度以外を禁止す
るものである。
検出のおそれのある屈曲部や角度方向がある場合にはガ
ードパターンで誤検出を禁止し、指定角度以外を禁止す
るものである。
第６図は第１図の２次元シフトレジスタ４に第２図（ａ
）、（ｂ）に示す・検査パターンを設定したものである
。そしてそれぞれのパターンのビット素子に下記の符号
を与える。
）、（ｂ）に示す・検査パターンを設定したものである
。そしてそれぞれのパターンのビット素子に下記の符号
を与える。
黒点検出パターン１１１、１１２；Ｓ１〜Ｓｎ、Ｄ，Ｋ
ガードパターン１２１、１２２；ＧＡ１〜ＧＡ３．ＧＢ
１〜ＧＢ３ガードパターン１３１、１３２：Ｇｃ＋ＧＤ
ガードパターン１４１、１４２；ＧＥ１〜ＧＥｎ、ＧＦ
１〜ＧＦｎ通常のパターンエツジの方向は０°、４５°
、９０°、１３５°、１８０°、２２５°、２７０°、
３１５°の８方向に限られるから、第２図（ａ）と同じ
パターンを０°、９０°、１８０°、２７０°、同図（
ｂ）のパターンを４５°、１６５°、２２５°、３１５
°に設定すれば、全部のパターンエツジに適用すること
ができる。
ガードパターン１２１、１２２；ＧＡ１〜ＧＡ３．ＧＢ
１〜ＧＢ３ガードパターン１３１、１３２：Ｇｃ＋ＧＤ
ガードパターン１４１、１４２；ＧＥ１〜ＧＥｎ、ＧＦ
１〜ＧＦｎ通常のパターンエツジの方向は０°、４５°
、９０°、１３５°、１８０°、２２５°、２７０°、
３１５°の８方向に限られるから、第２図（ａ）と同じ
パターンを０°、９０°、１８０°、２７０°、同図（
ｂ）のパターンを４５°、１６５°、２２５°、３１５
°に設定すれば、全部のパターンエツジに適用すること
ができる。
第４図は第２図（α）、（ｂ）で説明した検出条件を実
現する検出回路の１例である。すなわち、検査パターン
の黒点検出パターン１１２に属するＤを直接に、ＫをＮ
ＯＴ回路２１を介して検出し、次にガードパターン１２
１、１２２は正常時は同符号であるから、ＧＣ、ＧＤを
ＥＸＮＯＲ２２に入力し正常ならば“１”異常ならば“
０”となる。
現する検出回路の１例である。すなわち、検査パターン
の黒点検出パターン１１２に属するＤを直接に、ＫをＮ
ＯＴ回路２１を介して検出し、次にガードパターン１２
１、１２２は正常時は同符号であるから、ＧＣ、ＧＤを
ＥＸＮＯＲ２２に入力し正常ならば“１”異常ならば“
０”となる。
ガードパターン（ＧＡ１〜ＧＡ３）１３１、（ＧＢ１〜
ＧＢ３）１３２、（ＧＥ１〜ＧＥｎ）１４１、（ＧＦ１
〜ＧＦｎ）１４２は正常時は一つ以上の白ビットを含む
からＮＡＮＤ回路２３，２４，２６、２７により検出し
、正常ならば“１”、異常ならば“０”となる。
ＧＢ３）１３２、（ＧＥ１〜ＧＥｎ）１４１、（ＧＦ１
〜ＧＦｎ）１４２は正常時は一つ以上の白ビットを含む
からＮＡＮＤ回路２３，２４，２６、２７により検出し
、正常ならば“１”、異常ならば“０”となる。
黒点検出パターン１１１のＳ１〜Ｓｎは黒点検出である
からＯＲ回路２５の出力となる。
からＯＲ回路２５の出力となる。
以上の論理回路のうち、Ａのグループの論理績をとれば
第２図（α）の検査パターンの検出条件を、Ａ＋Ｂのグ
ループの論理績をとれば同図（ｂ）の検査パターンの演
出条件を満足するもので、この結果が“１”ならば正常
、“０”ならば欠陥と判定される。
第２図（α）の検査パターンの検出条件を、Ａ＋Ｂのグ
ループの論理績をとれば同図（ｂ）の検査パターンの演
出条件を満足するもので、この結果が“１”ならば正常
、“０”ならば欠陥と判定される。
また、各検査パターンの出力を第１図の処理回路６によ
りＯＲ回路３０で論理和をとることにより、８方向のど
こか一方向以上に欠陥があることがわかる。
りＯＲ回路３０で論理和をとることにより、８方向のど
こか一方向以上に欠陥があることがわかる。
以上は提案例の説明であるが、本発明は提案例を基本と
して第４図に示した検査論理回路をＲＡＭに置侯えるこ
とにより、配線を省略しかつ検査パターンを変更しうる
ようにしたものである。
して第４図に示した検査論理回路をＲＡＭに置侯えるこ
とにより、配線を省略しかつ検査パターンを変更しうる
ようにしたものである。
論理回路をＲＡＭに置換える原理は、たとえば２つの入
力Ａ、ＢがＡＮＤ回路に入力する場合、Ａ、Ｂは２値化
信号であるから、その組合せは（００、０１、１０、１
１）の４種となり、出力は（０，０，０，１）となる。
力Ａ、ＢがＡＮＤ回路に入力する場合、Ａ、Ｂは２値化
信号であるから、その組合せは（００、０１、１０、１
１）の４種となり、出力は（０，０，０，１）となる。
そこで、このＡ、Ｂ入力の組合せ全アドレスとして出力
をデータとしてＲＡＭに記憶させておけば、被検パター
ンのデータの組合せでアドレスを選択してデータを読み
出せば、論理回路と同じ結果が得られる。
をデータとしてＲＡＭに記憶させておけば、被検パター
ンのデータの組合せでアドレスを選択してデータを読み
出せば、論理回路と同じ結果が得られる。
同様の手法で、第４図の検査論理回路をＲＡＭに置換え
、２次元レジスタ上の仮構パターンの走査パターン信号
をＲＡＭに入力して検査パターンに指定されたアドレス
の組合せをチェックすることにより欠陥信号を出力する
ことができる。
、２次元レジスタ上の仮構パターンの走査パターン信号
をＲＡＭに入力して検査パターンに指定されたアドレス
の組合せをチェックすることにより欠陥信号を出力する
ことができる。
第５図は本発明の実施例の構成説明図である。
同図において、２次元のシフトレジスタ４には第１図に
説明したように被検パターンが格納され、走査パターン
信号として出力される。
説明したように被検パターンが格納され、走査パターン
信号として出力される。
一方、第２図（ａ）、（ｂ）に示したような検査パター
ンは外部記憶３３に予めアドレス、データを記憶させて
吸き、これを検査論理書込制御部３４に入れて前述のよ
うに論理回路の種類に応じて入力を組合せてアドレスを
構成し、書込みアドレスをマルチプレクサ３１に送り、
このアドレスをアドレス切換信号により切換え対応する
データをＲＡＭ３２にライトイネーブル信号を与えて書
込み、たとえば第４図に示す論理回路を置換えたメモリ
内容を格納していく。
ンは外部記憶３３に予めアドレス、データを記憶させて
吸き、これを検査論理書込制御部３４に入れて前述のよ
うに論理回路の種類に応じて入力を組合せてアドレスを
構成し、書込みアドレスをマルチプレクサ３１に送り、
このアドレスをアドレス切換信号により切換え対応する
データをＲＡＭ３２にライトイネーブル信号を与えて書
込み、たとえば第４図に示す論理回路を置換えたメモリ
内容を格納していく。
次にシフトレジスタ４からの走置パターン信号からマル
チプレクサにおいて横置パターンに指定された点の組合
せアドレスをＲＡＭ３２に入れて読出し、この出力が第
４図の論理回路と同様に“１”が出力されると正常、“
０”が出力されると欠陥信号を出力するように構成され
る。
チプレクサにおいて横置パターンに指定された点の組合
せアドレスをＲＡＭ３２に入れて読出し、この出力が第
４図の論理回路と同様に“１”が出力されると正常、“
０”が出力されると欠陥信号を出力するように構成され
る。
（６）発明の詳細
以上説明したように、本発明によれば、画像パターンの
とくにエッジ近傍に存在する黒点欠陥を高精度に検出す
るパターン検出方式における検査論理手段を抗出し書込
み可能メモリ（ＲＡＭ）に置換えたものである。これに
より、ハードワイヤを省略することができるほか、異種
頌の検査パターンに対応して容易に変更できるという大
きな効果が得られる。
とくにエッジ近傍に存在する黒点欠陥を高精度に検出す
るパターン検出方式における検査論理手段を抗出し書込
み可能メモリ（ＲＡＭ）に置換えたものである。これに
より、ハードワイヤを省略することができるほか、異種
頌の検査パターンに対応して容易に変更できるという大
きな効果が得られる。
【図面の簡単な説明】
第１図は本発明の基本となる提案例の構成の概略図、第
２図（ａ）、（ｂ）は同検査パターン説明図、第３図は
第１図の要部の説明図、第４図は提案例の検査論理回路
の説明図、第５図は本発明の実施列の構成説明図であり
、図中、１はレーザ光、２は被検パターン、３は光検知
器、４はシフレジスタ、５はクロック発生回路、６は処
理回路、１１１、１１２は黒点検出パターン、１２１．
１２２、１３１、１３２、１４１、１４２はガードパタ
ーン、２１はＮＯＴ回路、２２はＥＸＮＯＲ回路、２３
．２４．２６、２７はＮＡＮＤ回路、２５はＯＲ回路、
２８はＡＮＤ回路、３１はマルチプレクサ、３２はＲＡ
Ｍ、３３は外部記憶、３４は検査論理書込制却部を示す
。 特許出願人 富士通株式会社 復代理人 弁理士 田坂善重
２図（ａ）、（ｂ）は同検査パターン説明図、第３図は
第１図の要部の説明図、第４図は提案例の検査論理回路
の説明図、第５図は本発明の実施列の構成説明図であり
、図中、１はレーザ光、２は被検パターン、３は光検知
器、４はシフレジスタ、５はクロック発生回路、６は処
理回路、１１１、１１２は黒点検出パターン、１２１．
１２２、１３１、１３２、１４１、１４２はガードパタ
ーン、２１はＮＯＴ回路、２２はＥＸＮＯＲ回路、２３
．２４．２６、２７はＮＡＮＤ回路、２５はＯＲ回路、
２８はＡＮＤ回路、３１はマルチプレクサ、３２はＲＡ
Ｍ、３３は外部記憶、３４は検査論理書込制却部を示す
。 特許出願人 富士通株式会社 復代理人 弁理士 田坂善重
Claims (1)
- ２次元メモリ上の被検パターンに対し、予め設定された
検査パターンを相対的に所定方向に移動させ、両パター
ンの重なシを検査パターンビットによる検査論理手段を
用い、被検パターンのエツジ近傍の欠陥を検査するパタ
ーン検査方式において、前記検査論理手段の入力の組合
せをアドレスに、出力をデータに置換えた読出し書込み
可能メモリ（ＲＡＭ）を設け、該メモリに被検パターン
の走査パターン信号を入力しエツジ近傍の欠陥信号を出
力させることを特徴とするパターン検査方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58061406A JPS59186323A (ja) | 1983-04-07 | 1983-04-07 | パタ−ン検査方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58061406A JPS59186323A (ja) | 1983-04-07 | 1983-04-07 | パタ−ン検査方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59186323A true JPS59186323A (ja) | 1984-10-23 |
Family
ID=13170214
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58061406A Pending JPS59186323A (ja) | 1983-04-07 | 1983-04-07 | パタ−ン検査方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59186323A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53100745A (en) * | 1977-02-15 | 1978-09-02 | Mitsubishi Electric Corp | Logic circuit |
| JPS5635419A (en) * | 1979-08-30 | 1981-04-08 | Fujitsu Ltd | Pattern inspection device |
-
1983
- 1983-04-07 JP JP58061406A patent/JPS59186323A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53100745A (en) * | 1977-02-15 | 1978-09-02 | Mitsubishi Electric Corp | Logic circuit |
| JPS5635419A (en) * | 1979-08-30 | 1981-04-08 | Fujitsu Ltd | Pattern inspection device |
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