JPS59186345A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS59186345A JPS59186345A JP58060140A JP6014083A JPS59186345A JP S59186345 A JPS59186345 A JP S59186345A JP 58060140 A JP58060140 A JP 58060140A JP 6014083 A JP6014083 A JP 6014083A JP S59186345 A JPS59186345 A JP S59186345A
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- JP
- Japan
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- groove
- substrate
- pellet
- semiconductor
- pellets
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P54/00—Cutting or separating of wafers, substrates or parts of devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/531—Shapes of wire connectors
- H10W72/536—Shapes of wire connectors the connected ends being ball-shaped
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W72/5363—Shapes of wire connectors the connected ends being wedge-shaped
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/851—Dispositions of multiple connectors or interconnections
- H10W72/874—On different surfaces
- H10W72/884—Die-attach connectors and bond wires
Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置の製造方法に関するものであり、特
に半導体素子が多数個形成された基板の分割方法に関す
るものである。
に半導体素子が多数個形成された基板の分割方法に関す
るものである。
従来例の構成とその問題点
従来から半導体ベレットの周縁エツジ部を絶縁材料で被
覆しようとする試みは多くあった。その入 目的とするところは第1図に断面衾ケノチ図を示した如
く、半導体ベレット上の電極にリード付けする際、前記
リードと半導体ベレットの基板が接触することを防止す
ることにあった。第7図において、1は絶縁基板、2は
導体配線、3は半導体ベレット、4は絶縁膜で例えばS
1単結晶基板の場合は熱酸化膜、5は裁断領域で絶縁膜
のない領域、6は電極配線例えばAlボッディ/グパノ
ド。
覆しようとする試みは多くあった。その入 目的とするところは第1図に断面衾ケノチ図を示した如
く、半導体ベレット上の電極にリード付けする際、前記
リードと半導体ベレットの基板が接触することを防止す
ることにあった。第7図において、1は絶縁基板、2は
導体配線、3は半導体ベレット、4は絶縁膜で例えばS
1単結晶基板の場合は熱酸化膜、5は裁断領域で絶縁膜
のない領域、6は電極配線例えばAlボッディ/グパノ
ド。
7は金属細線である。このようにワイヤボ/ディノグに
より電極配線と単体配線を接続する際、しばしば80部
分で金R細線7と半導体基板3の接触が生ずる。他の接
続方式であるフィルムキャリヤ法でも同様の問題が発生
していた3、このような問題を解決しようとし2て第2
図に示す方法が提案されたが、種々の問題があり実用的
ではないC第2図は、従来試みられた酸化性雰囲気中で
のレーザースクライビングによるエツジ部の絶縁膜化法
を示した0第2図において、11は半導体基板、12は
レーザー光、13は切り溝、14は酸化Jl、lli、
15(I−jレーザー光を集光(〜だところである。こ
の方法は、レーザー光を照則して半導体基板を溶かした
とき、酸素雰囲気中であれば14で示す如く酸化膜がで
き、この酸化膜14にて前記接触をなくしようとするも
のである。
より電極配線と単体配線を接続する際、しばしば80部
分で金R細線7と半導体基板3の接触が生ずる。他の接
続方式であるフィルムキャリヤ法でも同様の問題が発生
していた3、このような問題を解決しようとし2て第2
図に示す方法が提案されたが、種々の問題があり実用的
ではないC第2図は、従来試みられた酸化性雰囲気中で
のレーザースクライビングによるエツジ部の絶縁膜化法
を示した0第2図において、11は半導体基板、12は
レーザー光、13は切り溝、14は酸化Jl、lli、
15(I−jレーザー光を集光(〜だところである。こ
の方法は、レーザー光を照則して半導体基板を溶かした
とき、酸素雰囲気中であれば14で示す如く酸化膜がで
き、この酸化膜14にて前記接触をなくしようとするも
のである。
前記方法に」これば溝の深さが制限される上、レーザー
照ろ(1で飛散した跡は非常に凹凸があり、欠は易く、
壕だ酸素のみではシリコンも短時間では薄い酸化膜(数
10OA)しかできないO発明の目的 本発明はこのような従来の問題に鑑み、分割形成される
半導体ベレット側面全てに厚い絶縁膜を形成できる方法
を提供することを目的とする。
照ろ(1で飛散した跡は非常に凹凸があり、欠は易く、
壕だ酸素のみではシリコンも短時間では薄い酸化膜(数
10OA)しかできないO発明の目的 本発明はこのような従来の問題に鑑み、分割形成される
半導体ベレット側面全てに厚い絶縁膜を形成できる方法
を提供することを目的とする。
発明の構成
本発明は半導体基板の裁断領域に溝を形成し、この溝に
絶縁物質を充填した後、前記半導体基板を裏面より研削
し、次に個々のベレットに分割することにより、側面が
完全に絶縁物で被覆された半導体素子を製造可能とする
ものである0実施例の説明 第3図は本発明の実施例における工程フローチャー1・
を示す。図中、半導体素子の拡散部分、電極配線部分は
省略した。第3図において、21は半導体基板、22は
絶縁膜(通常は5in2. Si3N4等である)、2
3は裁断領域(通常100μm位)24は第1の溝、2
6は充填された樹脂、27は第2の溝である。以下第3
図A−Dに沿って工程を説明する。第3図Aの如く、半
導体基板21の裁断領域23に第1の溝24を設ける。
絶縁物質を充填した後、前記半導体基板を裏面より研削
し、次に個々のベレットに分割することにより、側面が
完全に絶縁物で被覆された半導体素子を製造可能とする
ものである0実施例の説明 第3図は本発明の実施例における工程フローチャー1・
を示す。図中、半導体素子の拡散部分、電極配線部分は
省略した。第3図において、21は半導体基板、22は
絶縁膜(通常は5in2. Si3N4等である)、2
3は裁断領域(通常100μm位)24は第1の溝、2
6は充填された樹脂、27は第2の溝である。以下第3
図A−Dに沿って工程を説明する。第3図Aの如く、半
導体基板21の裁断領域23に第1の溝24を設ける。
溝24の深さはベレットの仕上り厚さに等しく設定し、
その幅は分割用の第2の溝2了より広くする。このよう
な溝は回転砥石を用いたダイシング・ソーにより容易に
かつ精度よく形成することができる。
その幅は分割用の第2の溝2了より広くする。このよう
な溝は回転砥石を用いたダイシング・ソーにより容易に
かつ精度よく形成することができる。
寸だ、裁断領域23には絶縁膜が被覆されていることが
望捷しいが、ない場合には少し半導体ベレット側を含む
溝を形成するのが良い0 次に第3図Bの如く、前述の溝24に樹脂26を充填す
る。一般に樹脂25は硬化収縮するが特に問題ない。以
」二の加工が終了した半導体基板21の裏面を研削する
のであるが、例えば前記基板21の厚さがSOOμm第
1の溝24の深さが150μmでは350μm削らなけ
ればなら々い。最も良いのは機械的に研削する方法であ
るが、化学エツチングでも艮い。第3図Cに裏面研削後
の半導体基板を示した。最後に第3図DK示す如く、第
2の溝27の加工を行ない個々のベレットに分割する。
望捷しいが、ない場合には少し半導体ベレット側を含む
溝を形成するのが良い0 次に第3図Bの如く、前述の溝24に樹脂26を充填す
る。一般に樹脂25は硬化収縮するが特に問題ない。以
」二の加工が終了した半導体基板21の裏面を研削する
のであるが、例えば前記基板21の厚さがSOOμm第
1の溝24の深さが150μmでは350μm削らなけ
ればなら々い。最も良いのは機械的に研削する方法であ
るが、化学エツチングでも艮い。第3図Cに裏面研削後
の半導体基板を示した。最後に第3図DK示す如く、第
2の溝27の加工を行ない個々のベレットに分割する。
tた、必要な場合は第3図Aと第3図Cの間に第4図の
工程を導入しても良い。第4図において第3図と同一箇
所には同一番号を付したが、3丁は溝成形、32は溝に
突出した絶縁膜である。即ち、゛16導体h(板21(
(溝24の形成後、半導体基板21のみをエツチングす
ることにより、第4図Cに示す如く半導体基板表面の絶
縁膜22と充填した樹脂26とが重なり合い、エツジ部
の絶縁がより先金になる。なお、第4図Bの溝成形は半
導体基板がシリコン単結晶の場合、OF4を用いた]。
工程を導入しても良い。第4図において第3図と同一箇
所には同一番号を付したが、3丁は溝成形、32は溝に
突出した絶縁膜である。即ち、゛16導体h(板21(
(溝24の形成後、半導体基板21のみをエツチングす
ることにより、第4図Cに示す如く半導体基板表面の絶
縁膜22と充填した樹脂26とが重なり合い、エツジ部
の絶縁がより先金になる。なお、第4図Bの溝成形は半
導体基板がシリコン単結晶の場合、OF4を用いた]。
ラズマエッチ又B HF−HNO3NO3系エッチノブ
る化学エッチ等で容易に実現できる。
る化学エッチ等で容易に実現できる。
発明の効果
以上のように本発明(は第1の溝を分割用の第2の溝に
比ベニ広くし、そこに絶縁物を充填することにより、容
易に周辺側面を絶縁膜で被覆した半導体装置を得ること
ができる。このような半導体装置では第1図に示した金
属細線のエツジ接触があっても全く問題にならないため
、ワイヤボ/ディノグ法、フィルムキャリヤ法で結線す
る際非常に有利である。
比ベニ広くし、そこに絶縁物を充填することにより、容
易に周辺側面を絶縁膜で被覆した半導体装置を得ること
ができる。このような半導体装置では第1図に示した金
属細線のエツジ接触があっても全く問題にならないため
、ワイヤボ/ディノグ法、フィルムキャリヤ法で結線す
る際非常に有利である。
第1図は従来の問題点を説明するための半導体ベシ/ノ
ド周辺の断面図、第2図は従来のレーザスクライブ法を
示す部分断面斜視図、第3図A −Dは本発明の第1の
実施例の工程断面図、第4図A〜吾は本発明の第2の実
施例の要部工程断面図である0 21・・・・・・半導体基板、23・・・・・・裁断領
域、24・・・・第1の溝、25・・・・・樹脂、27
・・・・第2の溝0第1図 7 3 / 第2図 第3図 ?3 1 ?L5′ / 6 第4図
ド周辺の断面図、第2図は従来のレーザスクライブ法を
示す部分断面斜視図、第3図A −Dは本発明の第1の
実施例の工程断面図、第4図A〜吾は本発明の第2の実
施例の要部工程断面図である0 21・・・・・・半導体基板、23・・・・・・裁断領
域、24・・・・第1の溝、25・・・・・樹脂、27
・・・・第2の溝0第1図 7 3 / 第2図 第3図 ?3 1 ?L5′ / 6 第4図
Claims (2)
- (1)多数個の半導体素子が形成された基板の裁断領域
に第1の溝を形成する工程少なくとも前記第1の溝の側
壁部を覆って前記第1の溝部を絶縁物質で充填する工程
、裏面より前記基板を研削し前記絶縁物質の一部が露出
する丑で前記基板を薄くする工程、前記裁断領域の略中
心線に決 沿−)で前記第1の溝より季い第2の溝を形成して前記
基板を個々のベレットに分割する工程を含むことを特徴
とする半導体装置の製造方法。 - (2)基板の裁断領域に形成された第1の溝に充填する
絶縁物質が樹脂であることを特徴とする特許ti%求の
範囲第1項記載の半導体装置の製造力θξ0
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58060140A JPS59186345A (ja) | 1983-04-06 | 1983-04-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58060140A JPS59186345A (ja) | 1983-04-06 | 1983-04-06 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59186345A true JPS59186345A (ja) | 1984-10-23 |
Family
ID=13133531
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58060140A Pending JPS59186345A (ja) | 1983-04-06 | 1983-04-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59186345A (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4883771A (en) * | 1986-11-13 | 1989-11-28 | Mitsubishi Denki Kabushiki Kaisha | Method of making and separating semiconductor lasers |
| US5064771A (en) * | 1990-04-13 | 1991-11-12 | Grumman Aerospace Corporation | Method of forming crystal array |
| WO1992009098A3 (en) * | 1990-11-05 | 1992-07-09 | Harris Corp | Process for forming extremely thin integrated circuit dice |
| FR2687779A1 (fr) * | 1992-02-20 | 1993-08-27 | Sextant Avionique | Micro-capteur capacitif a protection laterale et procede de fabrication. |
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| US5691248A (en) * | 1995-07-26 | 1997-11-25 | International Business Machines Corporation | Methods for precise definition of integrated circuit chip edges |
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| US6184109B1 (en) | 1997-07-23 | 2001-02-06 | Kabushiki Kaisha Toshiba | Method of dividing a wafer and method of manufacturing a semiconductor device |
| US6294439B1 (en) | 1997-07-23 | 2001-09-25 | Kabushiki Kaisha Toshiba | Method of dividing a wafer and method of manufacturing a semiconductor device |
| US6337258B1 (en) | 1999-07-22 | 2002-01-08 | Kabushiki Kaisha Toshiba | Method of dividing a wafer |
| US6524890B2 (en) | 1999-11-17 | 2003-02-25 | Denso Corporation | Method for manufacturing semiconductor device having element isolation structure |
| KR20230043428A (ko) * | 2021-09-24 | 2023-03-31 | 주식회사 루츠 | 형광체의 제조방법 |
-
1983
- 1983-04-06 JP JP58060140A patent/JPS59186345A/ja active Pending
Cited By (16)
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