JPS5918721B2 - 計算機を用いたプロセス制御のバツクアツプ方式 - Google Patents
計算機を用いたプロセス制御のバツクアツプ方式Info
- Publication number
- JPS5918721B2 JPS5918721B2 JP2127277A JP2127277A JPS5918721B2 JP S5918721 B2 JPS5918721 B2 JP S5918721B2 JP 2127277 A JP2127277 A JP 2127277A JP 2127277 A JP2127277 A JP 2127277A JP S5918721 B2 JPS5918721 B2 JP S5918721B2
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Description
【発明の詳細な説明】
この発明は電子計算機を用いてプロセス制御を行う場合
におけるその電子計算機が故障した際に５ これをバッ
クアップするバックアップ方式に関する。
におけるその電子計算機が故障した際に５ これをバッ
クアップするバックアップ方式に関する。
従来この種のバックアップ方式は第１図に示すようにア
ナログ入力が与えられる入力線１１は入力切替スイッチ
１２を通じてアナログ信号をデシ１０ タル信号に変換
するデジタル変換器１３に供給し、この変換器１３から
のデジタル信号は共通ライン１４に供給される。
ナログ入力が与えられる入力線１１は入力切替スイッチ
１２を通じてアナログ信号をデシ１０ タル信号に変換
するデジタル変換器１３に供給し、この変換器１３から
のデジタル信号は共通ライン１４に供給される。
又共通ライン１４のデジタル信号はＤＡ変換器１５にて
アナログ信号に変換され、そのアナログ信号は出力スイ
ッチ１６を通じ１５て出力線１７に供給さわ、これより
アナログ出力として必要なプロセス制御個所に与えられ
る。共通ライン１４には電子計算機１８が接続されるが
、従来において電子計算機１８の故障を考えて計算機１
８ａ及び１８ｂの２つを設け、これをバス切２０換装置
１９にてその一方が共通ライン１４に接続されていた。
このバックアップ方式においては電子計算機が故障した
際にバス切換装置１９の切換が行われるが、これはバス
の切換であつてその構成ビット数２５が多くなると複雑
となり、又常時においてはその一方のみがバスに接続さ
れているため、切換に当つては必要なデータを故障した
計算機から予備の計算機に先ず移した後に、通常のプロ
セス制御処理に移る必要があり、その切換え時の制御手
順も３０面倒であつた。
アナログ信号に変換され、そのアナログ信号は出力スイ
ッチ１６を通じ１５て出力線１７に供給さわ、これより
アナログ出力として必要なプロセス制御個所に与えられ
る。共通ライン１４には電子計算機１８が接続されるが
、従来において電子計算機１８の故障を考えて計算機１
８ａ及び１８ｂの２つを設け、これをバス切２０換装置
１９にてその一方が共通ライン１４に接続されていた。
このバックアップ方式においては電子計算機が故障した
際にバス切換装置１９の切換が行われるが、これはバス
の切換であつてその構成ビット数２５が多くなると複雑
となり、又常時においてはその一方のみがバスに接続さ
れているため、切換に当つては必要なデータを故障した
計算機から予備の計算機に先ず移した後に、通常のプロ
セス制御処理に移る必要があり、その切換え時の制御手
順も３０面倒であつた。
従来のバックアップ方式として第２図に示すようにアナ
ログ入力線１１は入力切換スイッチ１２ａ及び１２ｂの
両者に接続され、これ等スイッチ１２ａ、１２ｂの出力
はそれぞれＡＤ変換器３５１３ａ、１３ｂにてデジタル
信号に変換され、これ等は電子計算機１８ａ、１８ｂに
それぞれ供給される。
ログ入力線１１は入力切換スイッチ１２ａ及び１２ｂの
両者に接続され、これ等スイッチ１２ａ、１２ｂの出力
はそれぞれＡＤ変換器３５１３ａ、１３ｂにてデジタル
信号に変換され、これ等は電子計算機１８ａ、１８ｂに
それぞれ供給される。
これ等計算機によつて処理された信号はＤＡ変換器１５
ａ，１５ｂによりそれぞれアナログ信号に変換さ八その
出力スイツチ２１によつて切換られて一方のみが出力線
１７に供給されるものもあつた。
ａ，１５ｂによりそれぞれアナログ信号に変換さ八その
出力スイツチ２１によつて切換られて一方のみが出力線
１７に供給されるものもあつた。
このような方式においては切換は出力スイツチ２１によ
り行われ、このスイツチはアナログスイツチであるため
簡単であり、かつ常時入力データを受入れて計算機１８
ａ，１８ｂを動作させておくことにより故障時に直ちに
切換を行うことができる。しかしこのようにすべてを二
重化することはハードウエアの量が多くなり、経済的で
なく好ましくない。この発明の目的は比較的簡単な構成
であり、しかも切換動作も簡単な電子計算機を用いたプ
ロセス制御のバツクアツプ方式を提供するものである。
り行われ、このスイツチはアナログスイツチであるため
簡単であり、かつ常時入力データを受入れて計算機１８
ａ，１８ｂを動作させておくことにより故障時に直ちに
切換を行うことができる。しかしこのようにすべてを二
重化することはハードウエアの量が多くなり、経済的で
なく好ましくない。この発明の目的は比較的簡単な構成
であり、しかも切換動作も簡単な電子計算機を用いたプ
ロセス制御のバツクアツプ方式を提供するものである。
この発明によれば共通ラインにそれぞれ入カインターフ
エース及び出力インターフエースを介して複数の電子計
算機が接続される。この場合アドレス指定によつて入カ
スイツチ回路を制御して入力線を共通ラインに接続して
入力線から供給された共通ライン上のアナログデータを
入カインターフエースにてそれぞれデジタル信号に変換
して対応する計算機に入力し、又他の周期においてアド
レス指定により出力インターフエースにて計算機よりの
信号をアナログ信号に変換して共通ラインに供給し、そ
の共通ラインのアナログ信号を出力スイツチ回路を制御
して出力線に供給する。この場合各出力インターフエー
スには予め優先手段を設けて１つのみが出力されるよう
にし、故障になると他の１つの出力が共通ラインに供給
されるようにされる。例えば第３図に示すように共通ラ
イン２２にそれぞれ入カインターフエース２３ａ及び出
力インターフエース２４ａを介して電子計算機１８ａが
接続さ八又入カインターフエース２３ｂ及び出カインタ
ーフエース２４ｂをそれぞれ介して電子 ５計算機１８
ｂが共通ライン２２に接続される。
エース及び出力インターフエースを介して複数の電子計
算機が接続される。この場合アドレス指定によつて入カ
スイツチ回路を制御して入力線を共通ラインに接続して
入力線から供給された共通ライン上のアナログデータを
入カインターフエースにてそれぞれデジタル信号に変換
して対応する計算機に入力し、又他の周期においてアド
レス指定により出力インターフエースにて計算機よりの
信号をアナログ信号に変換して共通ラインに供給し、そ
の共通ラインのアナログ信号を出力スイツチ回路を制御
して出力線に供給する。この場合各出力インターフエー
スには予め優先手段を設けて１つのみが出力されるよう
にし、故障になると他の１つの出力が共通ラインに供給
されるようにされる。例えば第３図に示すように共通ラ
イン２２にそれぞれ入カインターフエース２３ａ及び出
力インターフエース２４ａを介して電子計算機１８ａが
接続さ八又入カインターフエース２３ｂ及び出カインタ
ーフエース２４ｂをそれぞれ介して電子 ５計算機１８
ｂが共通ライン２２に接続される。
共通ライン２２はアナログ入力線１１と入カスイツチ回
路２５を通じて接続さへ更に出力スイツチ回路２６を通
じて出力線１７と接続される。入力インターフエース２
３ａ，２３ｂはそれぞれアナログ信号をデジタル信号に
変換するＡＤ変換器１３ａ，１３ｂをそれぞれ有し、更
にそのデジタル信号を一時記憶するバツフアメモリ２７
ａ，２７ｂを持ち、これを通じて電子計算機１８ａ，１
８ｂと接続する。又出力インターフエース２４ａ，２４
ｂはそれぞれ計算機１８ａ，１８ｂから入力されたバツ
フアメモリ２８ａ，２８ｂのデジタル信号をＤＡ変換器
１５ａ，１５ｂにてアτ ナログ信号に変換して共通ラ
イン２２に出力するようにされている。この共通ライン
２２に対するアナログ信号の出力は一方の出力インター
フエースからのみとされる。
路２５を通じて接続さへ更に出力スイツチ回路２６を通
じて出力線１７と接続される。入力インターフエース２
３ａ，２３ｂはそれぞれアナログ信号をデジタル信号に
変換するＡＤ変換器１３ａ，１３ｂをそれぞれ有し、更
にそのデジタル信号を一時記憶するバツフアメモリ２７
ａ，２７ｂを持ち、これを通じて電子計算機１８ａ，１
８ｂと接続する。又出力インターフエース２４ａ，２４
ｂはそれぞれ計算機１８ａ，１８ｂから入力されたバツ
フアメモリ２８ａ，２８ｂのデジタル信号をＤＡ変換器
１５ａ，１５ｂにてアτ ナログ信号に変換して共通ラ
イン２２に出力するようにされている。この共通ライン
２２に対するアナログ信号の出力は一方の出力インター
フエースからのみとされる。
このため電子計算機１８ａ，１８ｂはそれぞＯれ故障す
るとそれぞれ計算機自体でそれを検出する機能を持つて
いるが、一方の計算機を予め優先としておき、例えば電
子計算機１８ａを優先としておき、これより故障を検出
しない正常状態においては優先ライン２９を通じてＤＡ
変換器１５ａ，５１５ｂにそれぞれ信号を与え、故障を
検出しない低レベルの時はＤＡ変換器１５ａが動作し、
ＤＡ変換器１５ｂは不動作とし、故障して優先ライン２
９が高レベルになるとＤＡ変換器１５ａは不動作でＤＡ
変換器１５ｂが動作してその出力が共通ｌライン２２に
供給されるように構成する。更にアドレス発生器３１が
設けられ、これよりのアドレス信号はインターフエース
２３ａ，２３ｂ１入カスイツチ回路２５、出力スイツチ
回路２６にそれぞれ与えられる。或るアドレスにおいて
は入カスイツチ回路２５は入力線１１と共通ライン２２
とを接続し、このアドレスにおいてインターフエースに
おけるアドレスデコーダ３２ａ，３２ｂの出力によりＡ
Ｄ変換器１３ａ，１３ｂが動作して共通ライン２２のア
ナログ信号をデジタル変換して取込む。他のアドレス信
号においてアドレスデコーダ３２ａ，３２ｂによりＤＡ
変換器１５ａ，１５ｂを動作状態とし、かつ先に述べた
優先となるものがその変換出力を共通ライン２２と出力
線１７とを接続する。又出力アナログ信号を確認するこ
とができるように出力線１７は入力スイツチ回路２５に
接続され、更に他のアドレスが与えられた状態において
入カスイツチ回路２５は出力線と共通ライン２２とを接
続し、かつＡＤ変換器１３ａ，１３ｂがそれぞれ動作状
態になるようにされる。以上述べたこの発明によるバツ
クアツプ方式によれば共通ライン２２と入力線１１及び
出力線１７とに対する接続が周期的にアドレス信号発生
器３１の出力アドレスによつて制御さ八同時に入力線が
接続された状態においてはその時のアナログデータがＡ
Ｄ変換器１３ａ，１３ｂに取込まれ、従つて両電子計算
機１８ａ，１８ｂは常に新しいデータを受け入れる状態
にある。
るとそれぞれ計算機自体でそれを検出する機能を持つて
いるが、一方の計算機を予め優先としておき、例えば電
子計算機１８ａを優先としておき、これより故障を検出
しない正常状態においては優先ライン２９を通じてＤＡ
変換器１５ａ，５１５ｂにそれぞれ信号を与え、故障を
検出しない低レベルの時はＤＡ変換器１５ａが動作し、
ＤＡ変換器１５ｂは不動作とし、故障して優先ライン２
９が高レベルになるとＤＡ変換器１５ａは不動作でＤＡ
変換器１５ｂが動作してその出力が共通ｌライン２２に
供給されるように構成する。更にアドレス発生器３１が
設けられ、これよりのアドレス信号はインターフエース
２３ａ，２３ｂ１入カスイツチ回路２５、出力スイツチ
回路２６にそれぞれ与えられる。或るアドレスにおいて
は入カスイツチ回路２５は入力線１１と共通ライン２２
とを接続し、このアドレスにおいてインターフエースに
おけるアドレスデコーダ３２ａ，３２ｂの出力によりＡ
Ｄ変換器１３ａ，１３ｂが動作して共通ライン２２のア
ナログ信号をデジタル変換して取込む。他のアドレス信
号においてアドレスデコーダ３２ａ，３２ｂによりＤＡ
変換器１５ａ，１５ｂを動作状態とし、かつ先に述べた
優先となるものがその変換出力を共通ライン２２と出力
線１７とを接続する。又出力アナログ信号を確認するこ
とができるように出力線１７は入力スイツチ回路２５に
接続され、更に他のアドレスが与えられた状態において
入カスイツチ回路２５は出力線と共通ライン２２とを接
続し、かつＡＤ変換器１３ａ，１３ｂがそれぞれ動作状
態になるようにされる。以上述べたこの発明によるバツ
クアツプ方式によれば共通ライン２２と入力線１１及び
出力線１７とに対する接続が周期的にアドレス信号発生
器３１の出力アドレスによつて制御さ八同時に入力線が
接続された状態においてはその時のアナログデータがＡ
Ｄ変換器１３ａ，１３ｂに取込まれ、従つて両電子計算
機１８ａ，１８ｂは常に新しいデータを受け入れる状態
にある。
一方共通ライン２２が出力線１７に接続された状態にお
いてはＤＡ変換器１５ａ，１５ｂの優先されてるものの
みの出力が共通ライン２２に供給され、これが出力線１
７に出力される。この例においては計算機１８ａが故障
した状態においては、両計算機に対して常に入力されて
いるため、直ちにデータを計算機１８ｂに移す必要がな
く、そのまま連続的に動作させ、しかもその故障による
優先手段の制御によつてＤＡ変換器１５ｂからの出力が
、出力スイツチ回路２６を通じて出力線に出力される。
このようにこのバツクアツプ方式によればバスの切換を
行う必要がなく、アナログラインにおけるスイツチ制御
であつてこのスイツチは簡単であり、更にその切換時に
おいて計算機間でデータのやりとりをする必要がなく直
ちにそのまま連続的に使用する事ができ、制御が遅れる
事がない。又この例に示すようにバツフアメモリ２８ａ
，２８ｂを設ける場合は共通ラインと入出力線、更にＡ
Ｄ変換器、ＤＡ変換器との間のデータのやりとりと、Ａ
Ｄ変換器、ＤＡ変換器と計算機との間のデータのやりと
りとを無関係に行うことができる。上述においては１つ
の入力線及び出力線に対してデータの入出力について述
べたが複数の入出力線に対して同様に行う事ができ、そ
の場合各入出力線を同様にアドレス従定する毎に、各そ
の入出力線組についてその入力線と共通ラインとの接続
、又出力線と共通ラインとの接続、更に必要があれば出
力線と入カスイツチ回路を通じる共通ラインとの接続を
行い、その一連の制御が終つたら次のノυ チヤネル、即ち入出力線組に対する入出力線を同様に共
通ラインに接続制御する動作を行う。
いてはＤＡ変換器１５ａ，１５ｂの優先されてるものの
みの出力が共通ライン２２に供給され、これが出力線１
７に出力される。この例においては計算機１８ａが故障
した状態においては、両計算機に対して常に入力されて
いるため、直ちにデータを計算機１８ｂに移す必要がな
く、そのまま連続的に動作させ、しかもその故障による
優先手段の制御によつてＤＡ変換器１５ｂからの出力が
、出力スイツチ回路２６を通じて出力線に出力される。
このようにこのバツクアツプ方式によればバスの切換を
行う必要がなく、アナログラインにおけるスイツチ制御
であつてこのスイツチは簡単であり、更にその切換時に
おいて計算機間でデータのやりとりをする必要がなく直
ちにそのまま連続的に使用する事ができ、制御が遅れる
事がない。又この例に示すようにバツフアメモリ２８ａ
，２８ｂを設ける場合は共通ラインと入出力線、更にＡ
Ｄ変換器、ＤＡ変換器との間のデータのやりとりと、Ａ
Ｄ変換器、ＤＡ変換器と計算機との間のデータのやりと
りとを無関係に行うことができる。上述においては１つ
の入力線及び出力線に対してデータの入出力について述
べたが複数の入出力線に対して同様に行う事ができ、そ
の場合各入出力線を同様にアドレス従定する毎に、各そ
の入出力線組についてその入力線と共通ラインとの接続
、又出力線と共通ラインとの接続、更に必要があれば出
力線と入カスイツチ回路を通じる共通ラインとの接続を
行い、その一連の制御が終つたら次のノυ チヤネル、即ち入出力線組に対する入出力線を同様に共
通ラインに接続制御する動作を行う。
このようにして複数のチヤネルを共通ライン２２に接続
し、かつ計算機１８ａ，１８ｂで処理する。この場合バ
ツフアメモリ２７ａ，２７ｂ，２８ａ，２８ｂにおいて
はその各チヤネルに対応してそれぞれアドレス発生器３
１のアドレス指定された番地に記憶され、又読出される
ようにすれば良い。又例えば手動制御している状態にお
いてその制御信号を先に述べたように出力線１７のアナ
ログ信号を入カスイツチ回路２５を通じて共通ライン２
２に取込み、更に計算機１８ａ，１８ｂに取込み計算機
内の処理をこれに追従させておき自動に切換えた場合に
バンプする事なく円滑な切換が行われるようにする事が
できる。又上述においてはバツクアツプを二重化したが
三重化、四重化する事も可能であり、この場合もその優
先順位を線２９を複数本設ける事によつて容易に行う事
ができる。
し、かつ計算機１８ａ，１８ｂで処理する。この場合バ
ツフアメモリ２７ａ，２７ｂ，２８ａ，２８ｂにおいて
はその各チヤネルに対応してそれぞれアドレス発生器３
１のアドレス指定された番地に記憶され、又読出される
ようにすれば良い。又例えば手動制御している状態にお
いてその制御信号を先に述べたように出力線１７のアナ
ログ信号を入カスイツチ回路２５を通じて共通ライン２
２に取込み、更に計算機１８ａ，１８ｂに取込み計算機
内の処理をこれに追従させておき自動に切換えた場合に
バンプする事なく円滑な切換が行われるようにする事が
できる。又上述においてはバツクアツプを二重化したが
三重化、四重化する事も可能であり、この場合もその優
先順位を線２９を複数本設ける事によつて容易に行う事
ができる。
第１図は従来のバツクアツプ方式を示すプロツク図、第
２図は従来のバツクアツプ方式の他の例を示すプロツク
図、第３図はこの発明によるバツクアツプ方式の一例を
示すプロツク図である。 １１・・・・・・入力線、１７・・・・・・出力線、２
２・・・・・・共通ライン、２３ａ，２３ｂ・・・・・
・入カインターフエース、２４ａ，２４ｂ・・・・・・
出力インターフエース、１３ａ，１３ｂ・・・・・・Ａ
Ｄ変換器、１５ａ，１５ｂ・・・・・・ＤＡ変換器、１
８ａ，１８ｂ・・・・・・電子計算機、２５・・・・・
・入カスイツチ回路、２６・・・・・・出力スイツチ回
路、３１・・・・・・アドレス信号発生器、２７ａ，２
７ｂ，２８ａ，２８ｂ・・・・・・バツフアメモリ、２
９・・・・・・優先ライン。
２図は従来のバツクアツプ方式の他の例を示すプロツク
図、第３図はこの発明によるバツクアツプ方式の一例を
示すプロツク図である。 １１・・・・・・入力線、１７・・・・・・出力線、２
２・・・・・・共通ライン、２３ａ，２３ｂ・・・・・
・入カインターフエース、２４ａ，２４ｂ・・・・・・
出力インターフエース、１３ａ，１３ｂ・・・・・・Ａ
Ｄ変換器、１５ａ，１５ｂ・・・・・・ＤＡ変換器、１
８ａ，１８ｂ・・・・・・電子計算機、２５・・・・・
・入カスイツチ回路、２６・・・・・・出力スイツチ回
路、３１・・・・・・アドレス信号発生器、２７ａ，２
７ｂ，２８ａ，２８ｂ・・・・・・バツフアメモリ、２
９・・・・・・優先ライン。
Claims (1)
- １ プロセスからのアナログ入力を周期的に共通ライン
に供給する入力スイッチ回路と、上記共通ラインのアナ
ログ信号を周期的にプロセスへ出力する出力スイッチ回
路と、上記共通ラインに対しそれぞれアナログ信号をデ
ジタル信号に変換するＡＤ変換器を含む入力インターフ
ェース及びデジタル信号をアナログ信号に変換するＤＡ
変換器を含む出力インターフェースをそれぞれ介して接
続された二つの電子計算機と、これらの電子計算機にそ
れぞれ接続される上記出力インターフェース間において
その一方の出力を上記共通ラインに優先的に供給する優
先手段と、上記入力スイッチ回路を上記共通ラインに接
続制御し、同時に上記入力インターフェースにデータを
取込む入力アドレス信号及び上記出力インターフェース
からのアナログデータを共通ラインに出力し、その共通
ラインを上記出力スイッチ回路を制御して出力線に接続
する出力アドレス信号を発生するアドレス発生器とを有
する計算機を用いたプロセス制御のバックアップ方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2127277A JPS5918721B2 (ja) | 1977-02-28 | 1977-02-28 | 計算機を用いたプロセス制御のバツクアツプ方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2127277A JPS5918721B2 (ja) | 1977-02-28 | 1977-02-28 | 計算機を用いたプロセス制御のバツクアツプ方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS53107577A JPS53107577A (en) | 1978-09-19 |
| JPS5918721B2 true JPS5918721B2 (ja) | 1984-04-28 |
Family
ID=12050471
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2127277A Expired JPS5918721B2 (ja) | 1977-02-28 | 1977-02-28 | 計算機を用いたプロセス制御のバツクアツプ方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5918721B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60188220A (ja) * | 1984-03-02 | 1985-09-25 | Daifuku Co Ltd | 仕分け装置 |
| JPS6345314U (ja) * | 1986-09-12 | 1988-03-26 |
-
1977
- 1977-02-28 JP JP2127277A patent/JPS5918721B2/ja not_active Expired
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60188220A (ja) * | 1984-03-02 | 1985-09-25 | Daifuku Co Ltd | 仕分け装置 |
| JPS6345314U (ja) * | 1986-09-12 | 1988-03-26 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS53107577A (en) | 1978-09-19 |
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