JPS63236155A

JPS63236155A - システム内通信方式

Info

Publication number: JPS63236155A
Application number: JP6965687A
Authority: JP
Inventors: Katsumi Matsuno; 克巳松野
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1987-03-24
Filing date: 1987-03-24
Publication date: 1988-10-03

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、例えばＶＴＲ装置のチューナ、タイマユニッ
ト等を制御する各機能デバイス間の通信を行なう場合に
好適なシステム内通信方式に関する。

〔発明の概要〕

う場合に好適なシステム内通信方式であって、シリアル
入力端子、シリアル出力端子、クロック端子を有する複
数の機能デバイスと、同期信号処理系を有し、複数の機
能デバイスの１つがマスター、他がスレーブとされ、マ
スターの機能デバイスのシリアル入力端子と各スレーブ
の機能デバイスのシリアル出力端子、マスターの機能デ
バイスのシリアル出力端子と各スレーブの機能デバイス
のシリアル入力端子、マスターの機能デバイスのクロッ
ク端子と各スレーブの機能デバイスのクロック端子がそ
れぞれ接続されるとともにマスターの機能デバイスから
各スレーブの機能デバイスにチップセレクト信号が供給
され、このチップセレクト信号によりマスターの機能デ
バイスと各スレーブの機能デバイスとの間の通信が排他
的に順次行われるとともに同期信号に同期して周期的に
行われるようにされたシステム内通信方式において、所
定のスレーブの機能デバイスに、シリアル入力端子とシ
リアル出力端子の切換回路と、この切換回路の制御手段
とを設けたことにより、スレーブの機能デバイスどうし
の通信が簡単に行なわれる様にしたものである。

〔従来の技術〕

最近のＶＴＲは多機能化、小型化、低価格化が進んでい
る。この流れの中で制御系すなわちシステムコントロー
ラ（以下シスコンといつ）は複妹化の一途をたどり、メ
モリー容量、処理時間、入出力ピン数等の制約からシス
コンは複数のマイクロコンピュータ（以下ＣＰＵという
）を用いることが多くなっている。その上、ＣＰＵの低
価格化によりフィーチャーハードウェアをソフトウェア
処理に置き替える傾向になってきていることや、リモー
トコントロール等のように周辺からの操作、制御の需要
が増加し、従来はシスコンを経由する必要のなかった線
がシスコンの管理下におかれるようになってきたことも
、複数のＣＰＵを用いる傾向に拍車をかけている。

この場合のシスコンの構成の方法としては、これら複数
のＣＰＵを集中的に１個の基板上に設け、この基板に対
し、各ＣＰＵの司る機能を遂行する機能基板に接続して
、制御を集中的に行うことが考えられる。

しかし、この様な構成では接続を行なうＣＰＵと機能基
板とが多いために結線数が非常に多くなり、このため製
造工数が増えるとともに信頼性が低下する欠点がある。

この欠点を回避する方法として各機能を、その機能を司
るＣＰＵ又はＬＳＩとその機能を遂行する回路ブロック
等からなる機能デバイスとしてモジュール化して、分散
処理をすることが考えられる。

このように、複数の機能デバイスによる分散処理をなす
場合の通信方式として、本出願人は先に第５図に示す如
き通信方式を提案した（特開昭６１−１６６．２４４号
公報）。この通信方式は、複数の機能デバイスのうちの
１つをマスターの機能デバイスとし、他の機能デバイス
をスレーブとする。即ち、第５図に示す如く、１つの機
能デバイスのＣＰＵ（１）をマスター、他の機能デバイ
スのＣＰＵｆ２１及び（３）をスレーブとする。そして
、マスターＣＰｕｔｌ）は、データの入力及び出力端子
としてシリアルにデータが入力及び出力されるシリアル
入力端子ＳＩ及びシリアル出力端子ＳＯと、クロック信
号の出力を行なうシリアルクロック端子８ＣＫと、第１
及び第２のスレーブＣＰ　Ｕ　（２）及び（３）を選択
するためのチップセレクト端子Ｃ８１及びＣ８２とを備
える。そして、第１及び第２のスレーブＣＰ　Ｕ　（２
１及び（３）は、データの入出力を行なうシルアル入力
端子８Ｉ及びシリアル出力端子ＳＯと、クロック信号の
供給を受けるシリアルクロック端子８０にと、夫々のス
レーブに対応したチップセレクト信号を受けるチップセ
レクト端子ＣＳｌ又はＣ８，を備える。

そして、マスターＣＰｕｔ１）のシリアル出力端子ＳＯ
を第１及び第２のスレーブＣＰ　Ｕ　（２）及び（３）
のシリアル入力端子８Ｉに接続し、第１及び第２のスレ
ーブＣＰ　Ｕ　（２）及び（３）のシリアル出力端子Ｓ
ＯをマスターＣＰＵ（１）のシリアル入力端子８ＩＫ接
続する。また、マスターＣＰＵ（１）のシリアルクロッ
ク端子ＳＣＫを第１及び第２のスレーブＣＰＵ（２）及
び（３）のシリアルクロック端子８０Ｋに接続し、マス
ターＣＰｕｔ１）のチップセレクト端子Ｃ８１を第１の
スレーブＣＰ　Ｕ　（２）のチップセレクト端子Ｃ８１
に接続し、マスターＣＰＵ　［１）のチップセレクト端
子Ｃ８２を第２のスレーブＣＰＵ（３）のチップセレク
ト端子Ｃ８２に接続する。

そして、マスターＣＰＵ　ｔｌ）の端子Ｃ８１から第１
のスレーブＣＰＵ（２１にチップセレクト信号を供給す
ることで、マスターＣＰＵ（１）と第１のスレーブＣＰ
Ｕｔ２１との間の交信が可能となり、双方のＣＰＵ（１
）、　＋２）のシリアル出力端子ＳＯとシリアル入力端
子８Ｉとでシリアルクロック端子８０Ｋを介して得られ
るクロック信号に同期してシリアルデータの双方向同時
通信が行なわれる。そして、マスターＣＰＵ（１１の端
子Ｃ８２から第２のスレーブＣＰＵｔ３１にチップセレ
クト信号を供給することで、マスターＣＰＵ（１１と第
２のスレーブＣＰＵｔ３）の間の交信が可能となり、双
方のＣＰＵ（１）、＋３１のシリアル出力端子ＳＯとシ
リアル入力端子ＳＩとでシリアルクロック端子８ＣＫを
介して得られるクロック信号に同期してシリアルデータ
の双方向同時通信が行なわれる。

この様にして通信を行なうことで、マスターＣＰＵｔｌ
ｌと第１及び第２のスレーブＣＰ　Ｕ　（２）及び（３
）との通信が行なわれ、各ＣＰＵ間で連携をとりながら
夫々のＣＰＵ毎に分散処理を行なわせることができ、例
えばＶＴＲ装置が備えるチューナー機能、タイマー機能
等を個別のＣＰＵで分散処理させることができる。

〔発明が解決しようとする問題点〕

ところが、上述した如き通信方式ではスレーブＣＰＵど
うしでは直接通信をすることができない不都合があった
。

即ち、例えば第１のスレーブＣＰ　Ｕ　＋２）から第２
のスレーブＣＰＵ（３）へ送信したいデータがあるとき
には、第１のスレーブＣＰＵ（２１からマスターＣＰＵ
ｔｌ）へこのデータを一旦送信した後、マスターＣＰＵ
（１３から第２のスレーブＣＰ　Ｕ　１３）へこのデー
タを再び送信する必要があった。ところが、マスターＣ
ＰＵ　ｔｌ）が・備える記憶素子としてのＲＡＭの容量
等より中継できるデータ量には制限があり、データ量が
多い場合等には直接スレーブＣＰＵどうしで送信を行な
いたい場合があった。

本発明は斯かる点に鑑み、簡単な構成でスレーブの機能
デバイスどうしの直接通信が行なえる通信方式を提供す
ることを目的とする。

〔問題点を解決するための手段〕

本発明のシステム内通信方式は、例えば第１図及び第２
図に示す如く、シリアル入力端子８Ｉ、シリアル出力端
子Ｓ０１クロツク端子ＳＣＫを有する複数の機能デバイ
ス（１１，（２０１，（至）と、同期信号処理系を有し
、複数の機能デバイス［ｌＧ、Ｃ２１Ｊ、（至）の１つ
（１１）がマスター、他■、■がスレーブとされ、マス
ターの機能デバイスｃＦＯ１のシリアル入力端子ＳＩと
各スレーブの機能デバイス翰、（至）のシリアル出力端
子Ｓ０１マスターの機能デバイスＱ（１ｍのシリアル出
力端子ＳＩと各スレーブの機能デバイス■、（至）のシ
リアル入力端子ＳＯ，マスターの機能デバイスα■のク
ロック端子ＳＣＫと各スレーブの機能デバイス（２）、
■のクロック端子ＳＣＫがそれぞれ接続されるとともに
マスターの機能デバイス（ＩＱ＋から各スレーブの機能
デバイス■、（至）にチップセレクト信号Ｃ８１，Ｃ８
２が供給され、このチップセレクト信号Ｃ８１，Ｃ８２
によりマスターの機能デ・（イス（ＩＧと各スレーブの
機能デバイス■、■との間）通信が排他的に順次行われ
るとともに同期信号、同期して周期的に行われるように
されたシステ内通信方式において、所定のスＶ−プの機
能ディス圓に、シリアル入力端子ＳＩとシリアル出力端
子ＳＯとの切換回路１３υと、この切換回路６υの制御
手段間とを設けたものである。

〔作用〕

本発明のシステム内通信方式に依ると、所定のスレーブ
の機能デバイス（７）の切換回路Ｃ３１１によりシリア
ル入力端子８Ｉとシリアル出力１子ＳＯとを切換えるこ
とで、このスレーブの機能デバイス■のシリアル入力熾
子８Ｉが他のスレーブの機能デバイス翰のシリアル出力
端子ＳＯと接続され、同様に機れ、このスレーブの機能
デバイス■、■間でのシリアルデータの通信ができ、ス
レーブの機能デバイスどうしの通信が切換回路ｃｌυの
切換だけで簡単に行なえる。

〔実施例〕

以下、本発明のシステム内通信方式の一実施例を、第１
図〜第４図を参照して説明しよう。

本例の通信方式は、第１図に示す如く、機能デバイスと
しての３つのＣＰＵ（１Ｇ、（２ｆ）、■間の通信を行
なうもので、　ＣＰＵ（ＩＩをマスターＣＰＵとし、他
の２つのＣＰＵ（２［）及び■を夫々第１及び第２のス
レーブＣＰＵとしである。そして、マスターＣＰＵ［１
（ｌは、シリアルにデータが入力及び出力されるシリア
ル入力端子ＳＩ及びシリアル出力端子Ｓｏと、クロック
信号の出力を行なうシリアルクロック端子８０にと、第
１及び第２スレーブＣＰＵｃ！ｌ及び閃を選択するため
のチップセレクト端子Ｃ８１及びＣ８２とを備える。

そして、第１及び第２のスレ′−プＣＰＵｃ！０及び■
は、データの入出力を行なうシリアル入力端子８Ｉ及び
シリアル出力端子ＳＯと、クロック信号の供給を受ける
シリアルクロック端子ＳＣＫと、夫々のＸＶ−プに対応
したチップセレクト信号を受けるチップセレクト端子Ｃ
８１又はＣ８２を備える。

そして、第１図に示す如く、マスターＣＰＵ（１）のシ
リアル出力端子ＳＯを第１及び第２のスレーブＣＰＵ（
至）及び艶のシリアル入力端子ＳＩに接続し、第１及び
第２のスレーブＣＰＵｃＸＪ及び（７）のシリアル出力
端子ＳＯをマスターＣＰＵαＣのシリアル入力端子８Ｉ
に接続する。また、マスターＣＰＵ（ｌαのシリアルク
ロック端子ＳＣＫを第１及び第２のスＶ−プＣＰＵ■及
び（至）のシリアルクロック端子ＳＣＫに接続し、マス
ターＣＰＵαｌのチップセレクト端子Ｃ８ｌを第１のス
レーブＣＰＵ■のチップセレクト端子Ｃ８１に接続し、
マスターＣＰＵ（Ｌ■のチップセレクト端子Ｃ８２を第
２のスレーブＣＰＵ（７）のチップセレクト端子Ｃ８２
に接続する。

そして、本例の場合には、第２のスレーブＣＰＵ■のシ
リアル入力端子ＳＩとシリアル出力端子ＳＯとが切換に
より相互に変えられる様になっている。

即ち、第２図はこの第２のスレーブＣＰＵＣ３Ｇの信号
入出力部の構成を示す図で、この第２のスレーブＣＰＵ
（７）はこの第２図に示す如く、上述のシリアル出力端
子ＳＯに相当する端子（３０ａ）と、シリアル入力端子
ＳＩに相当する端子（３０ｂ）と、シリアルクロック端
子ＳＣＫに相当するクロック信号入力端子（３０ｃ）と
、チップセレクト端子Ｃ８２に相当するチップセレクト
信号入出力部子（３０ｄ）とを有する。そして、端子（
３０ａ）　ｐ　（３０ｂ）は、切換回路６υに接続しで
ある。この切換回路６υは、第１及び第２の切換スイッ
チ国及び（ハ）より構成され、双方の切換スイッチＣ３
７Ｊ、ｑは連動して切換わるもので、第１の切換スイッ
チ国の可動接点（３２Ｃ）が端子（３０ａ）と接続して
あり、第２の切換スイッチ（至）の可動接点（３３Ｃ）
が端子（３０ｂ）と接続しである。そして、第１の切換
スイッチ（至）の第１の固定接点（３２ａ）と第２の切
換スイッチ儲の第２の固定接点（３３ｂ）とかシフトレ
ジスタ（ロ）のシリアルデータ入力部に接続しである。

このシフトレジスタ（ロ）は、データ処理部（至）とパ
スラインを介して接続してあり、シリアルデータ入力部
に得られるシリアルデータなパラレルデータに変換して
データ処理郷関に供給すると共に、データ処理部（至）
からパスラインを介して供給されるパラレルデータをシ
リアルデータに変換してシリアルデータ出力部から出力
する。このシフトレジスタ（ロ）のシリアルデータ出力
部は、接続スイッチ（至）を介して切換回路０刀の第１
の切換スイッチ国の第２の固定接点（ａ２ｂ）と第２の
切換スイッチ（至）の第１の固定接点（３３ａ）とに接
続しである。なお、接続スイッチ（至）は、この第２の
スＶ　−ブＣＰｔＬｃ３Ｉからの信号の出力時に、デー
タ処理部（ト）からの制御により接続状態となるスイッ
チである。

また、シフトレジスタ（ロ）には、クロック信号入力端
子（３０Ｃ）に得られるシリアルクロック信号が供給さ
れ、このシリアルクロック信号に同期してシリアルデー
タからパラレルデータへの変換及びパラレルデータから
シリアルデータへの変換が行なわれる。

また、データ処理部□□□には、チップセレクト信号入
力端子（３０ｄ）からチップセレクト信号が供給される
。このデータ処理郷関は、供給されるチップセレクト信
号を判断して、切換回路３υの切換スイッチ国、ｏ３に
切換信号を供給する。

ここで、第２のスレーブＣＰＵ（至）に組込んだ切換回
路６刀の切換動作について第４図のフローチャートを参
照して説明すると、この第２のスレーブＣＰＵ（７）で
は供給されるチップセレクト信号Ｃ８２がローレベル信
号＠０”になるまで待機し、ローレペル信号加”になる
とマスターＣＰＵ（１１又は第１のスレーブＣＰＵｃ！
１と通信を行なう。そして、ローレベル信号＠０″とな
る直前のハイレベル信号″１″の持続時間Ｔをデータ処
理部□□□で検出し、この時間Ｔが所定時間ｎよりも長
いと検出したときには、切換回路６υの第１．第２の切
換スイッチｃ＋ｚ、０３の可動接点（３２ｃ）、　（３
３Ｃ）を第２の固定接点（３ｚｂ）、　（３３ｂ）側に
接続させる様に切換信号を供給し、マスターＣＰＵ（Ｉ
Ｇとの通信を行なう。そして、時間Ｔが所定時間ｎより
も短かいと検出したときには、切換回路６υの第１．第
２の切換スイッチＣ３３，Ｃ３３の可動接点（３２ｃ）
、　（３３ｃ）を第１の固定接点（３２ａ）、　（３３
ａ）側に接続させる様に切換信号を供給し、第１のスレ
ーブＣＰ　Ｕ　（２１との通信を行なう。そして、この
第２のスレーブＣＰＵ■に供給されるチップセレクト信
号Ｃ８２がハイレベル信号″′１″に変化するまでこの
通信を継続して行ない、ハイレベル信号″１″に変化し
たときにはその前の通信状態にかかわらず第１、第２の
切換スイッチＧ３．時の可動接点（３２Ｃ）＊（３３ｃ
）を第２の固定接点（３２ｂ）、　（３３ｂ）側に接続
させる。

以上の様にして第２のスレーブＣＰＵ（至）は構成され
、次にマスターＣＰＵ（ＬＧと第１のスレーブＣＰＵ（
イ）と第２のスレーブＣＰＵ■との間の通信を行なう際
の動作について説明する。本例の場合には、マスターＣ
ＰＵＣＬ（ｌと第１のスレーブＣＰＵ■との通信、マス
ターＣＰＵ（ＩＧと第２のスレーブＣＰＵ（ｌｌとの通
信、第１のスレーブＣＰＵ（２）と第３のスレーブＣＰ
ＵＣ３Ｇとの通信が周期的に繰り返し行なわれる。この
通信の切換わりは、例えばマスターＣＰＵ（ＩＧが処理
する映像信号の同期信号に連動して行なわれる。

まず、マスターＣＰＵ（１Ｇと第１のスレーブＣＰＵ（
２１との間で通信を行なう際には、第３図に示す如く、
第１のスＶ−プＣＰＵ（１）に供給するチップセレクト
信号Ｃ８ｌをローレベル信号″′０″にし、第２のスレ
ーブＣＰＵ（至）に供給するチップセレクト信号Ｃ８２
をハイレベル信号”１”にする。このチップセレクト信
号を夫々のスレーブＣＰＵ　ｃＡｔ■で検出すると、マ
スターＣＰＵα■と第１のスレーブＣＰＵ■との間でシ
リアルデータの通信（第３図ＣのＳｒ）が行なわれる。

このときは、マスター〇ＰＵαＱのシリアルデータ出力
端子ＳＯから第１のスレーブＣＰＵ■のシリアルデータ
入力端子ＳＩにデータが供給されると共に、第１のスレ
ーブＣＰＵ■のシリアルデータ出力端子ＳＯからマスタ
ーＣＰＵα■のシリアルデータ入力端子ＳＩにデータが
供給される。

次に、マスターＣＰＵＣＩＧと第２のスＶ−プＣＰＵ艷
との間で通信を行なう際には、第３図に示す如く、第１
のスレーブＣＰＵ（２Ｇに供給するチップセレクト信号
Ｃ８１を）・イノベル信号１１”にし、第２のスＶ−プ
ＣＰＵ（７）に供給するチップセレクト信号Ｃ８２をロ
ーレベル信号″′０′にする。このチップセレクト信号
を夫々のスレーブＣＰＵ■２図で検出すると、マスター
ＣＰＵ（ＩＧと第２のスレーブＣＰＵ■との間でシリア
ルデータの通信（第３図Ｃの８２）が行なわれる。この
ときには、第２のスレーブＣＰＵ（３Ｑの切換回路Ｏυ
の切換スイッチ（至）、８３の可動接点（３２Ｃ）　ｔ
（３３Ｃ）は、夫々第２の固定接点（３２ｂ）　ｅ　（
３３ｂ）側と接続状態にある。このため、第２のスレー
ブＣＰＵ■の端子（３０ａ）は、切換スイッチ（３カ及
び接続スイッチ（至）を介してシフトレジスターのシリ
アルデータ出力部と接続状態になり、シリアルデータ出
力端子ＳＯとなる。また、同様に端子（３０ｂ）は、切
換スイッチ（ト）を介してシフトレジスタ（ロ）のシリ
アルデータ入力部と接続状態になり、シリアルデータ入
力端子ＳＩとなる。

この状態でマスターＣＰＵ（１１１１のシリアルデータ
出力端子ＳＯから第２のスレーブＣＰＵＣ３Ｇのシリア
ルデータ入力端子８Ｉ（端子（３０ｂ）　’）にデータ
が供給されると共に、第２のスレーブＣＰＵ（至）のシ
リアルデータ出力端子ＳＯ（端子（３０ａ）　）からマ
スターＣＰＵσ〔のシリアルデータ入力端子ＳＩにデー
タが供給される。

次に、第１のスレーブＣＰＵｃＸｊと第２のスＶ−プＣ
ＰＵＣ３１）との間で通信を行なう際には、第３図に示
す如く、第１のスレーブＣＰＵ（２Ｑに供給するチップ
セレクト信号Ｃ８１をローレベル信号１０”にし、第２
のスレーブＣＰＵ（至）に供給するチップセレクト信号
Ｃ８２を一旦ノ・イレペル信号１１”となるノくルス信
号Ｐｉ　（第３図Ｂ）を供給した後ローレベル信号′０
′にする。なお、このパルス信号Ｐ１の持続時間Ｔは、
上述の時間ｎよりも短かくする。このチップセレクト信
号を夫々スレーブＣＰＵ■、■で検出すると、第１のス
レーブＣＰＵ　ｃＸＪと第２のスレーブＣＰＵ（７）と
の間でシリアルデータの通信（第３図Ｃの８３）が行な
われる。このときには、上述のパルス信号Ｐ１の検出に
より第２のスレーブＣＰＵ（至）の切換回路６υの切換
スイッチＣ＋ａ、（ト）の可動接点（３２ＣＬ（３３ｃ
）は、夫々第１の固定接点（３２ａ）、　（３３ａ）側
と接続状態にある。このため、第２のスレーブＣＰＵ（
至）の端子（３０ａ）は切換スイッチｃ３つを介してシ
フトレジスタ（至）のシリアルデータ入力部と接続状態
になり、シリアルデータ入力端子ＳＩとなる。また、同
様に端子（３０ｂ）は、切換スイッチ（ハ）及び接続ス
イッチ（至）を介してシフトレジスタ（ロ）のシリアル
データ出力部と接続状態になり、シリアルデータ出力端
子ＳＯとなる。

この状態で第１のスレーブＣＰＵ（７）のシリアルデー
タ出力端子ＳＯから第２のスレーブＣＰＵ（至）のシリ
アルデータ入力端子８Ｉ（端子（３Ｏａ）　）にデータ
が供給されると共に、第２のスレーブＣＰＵ（至）のシ
リアルデータ出力端子ＳＯ（端子（３ｏｂ）　）から第
１のスレーブＣＰＵＣＡのシリアルデータ出力端子ＳＩ
にデータが供給される。

以上の様にして、本例による通信方式によると、マスタ
ーＣＰＵｕｌから出力されるチップセレクト信号の切換
だけで、マスターＣＰＵ（ｌＧと第１のスレーブＣＰＵ
（２１）との双方向直接通信、マスターＣＰＵαｌと第
２のスレーブＣＰＵ■との双方向直接通信、第１のスレ
ーブＣＰＵ（２０と第２のスＶ−ブＣＰＵ■との双方向
直接通信が行なえる。そして本例の場合には、この通信
の切換えを周期的に行なうことで、各ＣＰＵσ（１，（
２Ｇ、（７）間での直接通信が遂次性なわれ、第１のス
レーブＣＰＵ　［と第２のスレーブＣＰＵ（ト）との通
信がマスターＣＰＵ（１（Ｉを介さずに直接性なわれる
。

このため、スレーブＣＰＵＩ、（３３間での通信量はマ
スターＣＰＵＱＧの記憶素子の容量等に制限を受けない
。また、本例では第２スレーブＣＰＵ（至）に切換回路
６ｙを設けただけなので構成が簡単で、特に機能デバイ
スとしてのＣＰＵの内部で回路を追加するだけなのでＣ
ＰＵｕＯ，１２１，Ｃ３１間の接続は従来と同様で良い
Ｏなお、本発明は上述実施例に限らず、本発明の要旨を逸
脱することなく、その他種々の構成が取り得ることは勿
論である。

〔発明の効果〕

本発明のシステム内通信方式によると、スレーブの機能
デバイスどうしの通信が簡単に行なわれる利益がある。

【図面の簡単な説明】

第１図は本発明のシステム内通信方式の一実施例を示す
構成図、第２図は第１図例の第２のスレーブの詳細を示
す構成図、第３図及び第４図は夫夫第１図例の説明に供
する線図、第５図は従来の通信方式の一例を示す構成図
である。 αｅはマスターＣＰＵ、■は第１のスレーブＣＰＵ。（至）は第２のスレーブＣＰＵ、　０υは切換回路、０
２は第１の切換スイッチ、關は第２の切換スイッチ、卵
はデータ処理部である。第１図第２図第３図第５図一実旌イ列の説明１：イ尺Ｔる７０−ナｐ−１−第４図

Claims

【特許請求の範囲】シリアル入力端子、シリアル出力端子、クロック端子を
有する複数の機能デバイスと、同期信号処理系を有し、
上記複数の機能デバイスの１つがマスター、他がスレー
ブとされ、マスターの機能デバイスのシリアル入力端子
と各スレーブの機能デバイスのシリアル出力端子、上記
マスターの機能デバイスのシリアル出力端子と各スレー
ブの機能デバイスのシリアル入力端子、上記マスターの
機能デバイスのクロック端子と各スレーブの機能デバイ
スのクロック端子がそれぞれ接続されるとともに上記マ
スターの機能デバイスから各スレーブの機能デバイスに
チップセレクト信号が供給され、このチップセレクト信
号により上記マスターの機能デバイスと各スレーブの機
能デバイスとの間の通信が排他的に順次行われるととも
に上記同期信号に同期して周期的に行われるようにされ
たシステム内通信方式において、所定の上記スレーブの機能デバイスに、シリアル入力端
子とシリアル出力端子との切換回路と、該切換回路の制
御手段とを設けたことを特徴とするシステム内通信方式
。