JPS6020263A - 入出力装置の選択方式 - Google Patents

入出力装置の選択方式

Info

Publication number
JPS6020263A
JPS6020263A JP12840283A JP12840283A JPS6020263A JP S6020263 A JPS6020263 A JP S6020263A JP 12840283 A JP12840283 A JP 12840283A JP 12840283 A JP12840283 A JP 12840283A JP S6020263 A JPS6020263 A JP S6020263A
Authority
JP
Japan
Prior art keywords
input
address
output unit
group
output device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP12840283A
Other languages
English (en)
Inventor
Noriyuki Oura
大浦 範之
Etsuro Yamauchi
山内 悦郎
Eiji Baba
英司 馬場
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp, Nippon Electric Co Ltd filed Critical NEC Corp
Priority to JP12840283A priority Critical patent/JPS6020263A/ja
Publication of JPS6020263A publication Critical patent/JPS6020263A/ja
Pending legal-status Critical Current

Links

Classifications

    • GPHYSICS
    • G06COMPUTING OR CALCULATING; COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/10Program control for peripheral devices
    • G06F13/12Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
    • G06F13/122Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は入出力装置の選択方式、特に中央処理装置とお
のおの同じ機能をもつ複数台の入出力装置を含むシステ
ムにおける入出力装置の選択方式従来、入出力装置の装
置アドレスは固有のものであり、その制御、データ送受
信のハンドラ・プログラムを個々に用意する必要があっ
た。しかしながら1例えばシリアル回線が複数あり1個
々の回線に1入出力装置が割り轟てられている場合。
おのおのの入出力装置に対するハンドラ・プログラムは
装置アドレスが異なるだけで共通である。
この様な場合でも個々の入出力装置に対し専用のハンド
ラ・プログラムが必要であり、プログラムサイズを大き
くしておりメモリ効率を悪(していた。
本発明は従来のもののこのような欠点を除去するため、
特定の入出力ポートを選択するためのア1’L/ス変換
レジスタを持ち、入出力装置をアクセスする前にアドレ
ス変換レジスタにアクセスする入出力装置のアドレスを
設定しておき、共通の入出カバンドラ・プログラムで呼
び出し処理を行なう事によりプログラム・サイズの削減
を計ったものである。
本発明によると中央処理装置とおのおの同じ機能をもつ
複数台の人出カ装置を含むシステムにおいて、前記中央
処理装置と入出カ装匝の間にアドレス変換レジスタを持
つ知を特徴とする入出カ装dの選択方式が得られる。
以下本発明の実姉例を図面について説明する。
第1図は本発明の実施例のブロック図であって。
lは中央処理装置(CPLJ)、2は入出力装置制御コ
マンド信号路、3はデータ・バス、4はアドレス変換器
、5はアドレス・バス、6は入出力装置(Ilo)群、
7は外部入出力線、8は入出力装置アドレス線である。
次にその動作について説明する。中央処理装置lは、入
出力装置群6の一つをアクセスするために、目的の入出
力装置の装置アドレスをアドレス変換器4にセットする
。入出力装置群6にはそのグループ・アドレスが決めら
れている。中央処理装置1が目的の入出力装置をアクセ
スする場合はそのグループ・アドレスでアクセスを行な
う。アドレス変換器4はグループ・アドレスを受け取る
と以前にセットされていた装置アドレスを入出力袋41
アドレス線8に出し、目的の入出力装置を選択する。ま
た、入出力装置が複数の入出力アドレスを持っている場
合は同様に複数のグループ・アドレスを持ち、グループ
・アドレスの先頭との差分を設定されている入出力装置
アドレスに加算したアドレスを出力する。
吾豊第2図(a)〜(d)は、中央処理装置から入出力
装置をアクセスするタイミングの一例を示す図である。
目的となる入出力装置のアドレスは事前に。
中央処理装置からセットされている。その後%第2図の
タイミングで目的の入出力装置のアクセスを行う。尚、
第2図(a)はアドレスバスの信号、(b)は入出力装
置制御コマンド信号、(C)は入出力装置アドレス信号
、(d)はデータバス信号を示している。
本発明は同じ入出力装置を複数台持っているシステムに
有効であり、各入出力装置の制御、入出カプログラムの
共有化を計る事が可能で入出力装置ハンドラ・プログラ
ム・サイズを削減する一WG dK可能である。
【図面の簡単な説明】
第1図は本発明の一実施例のブロック図%第2図(a)
〜(d)はその実行タイミング図を示す。 1・・・・・・中央処理装置、2・・・・・・入出力装
置制御コマンド信号、3・・・・・・データ・バス、4
・・・・・・アドレス変換器、5・・・・・・アドレス
・バス、6・・・・・・入出力装置群、7・・・・・・
外部入出力線%8・・・・・・入出力装置アドレス。 だ・ミ小 代理人 弁理士 内 原 晋j、、、、、:、、:::
、、)、’:。 ゛、 1 (\− 茅I面

Claims (1)

    【特許請求の範囲】
  1. 中央処理装置とおのおの同じ機能をもつ複数台の入出力
    装置を含むシステムにおいて、前記中央処理装置と入出
    力装置の間にアドレス変換レジスタを持つ事を特徴とす
    る入出力装置の選択方式。
JP12840283A 1983-07-14 1983-07-14 入出力装置の選択方式 Pending JPS6020263A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP12840283A JPS6020263A (ja) 1983-07-14 1983-07-14 入出力装置の選択方式

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP12840283A JPS6020263A (ja) 1983-07-14 1983-07-14 入出力装置の選択方式

Publications (1)

Publication Number Publication Date
JPS6020263A true JPS6020263A (ja) 1985-02-01

Family

ID=14983900

Family Applications (1)

Application Number Title Priority Date Filing Date
JP12840283A Pending JPS6020263A (ja) 1983-07-14 1983-07-14 入出力装置の選択方式

Country Status (1)

Country Link
JP (1) JPS6020263A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5662956U (ja) * 1979-10-22 1981-05-27
JPS5662957U (ja) * 1979-10-22 1981-05-27

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5662956U (ja) * 1979-10-22 1981-05-27
JPS5662957U (ja) * 1979-10-22 1981-05-27

Similar Documents

Publication Publication Date Title
EP0081961A2 (en) Synchronous data bus system with automatically variable data rate
US4245301A (en) Information processing system
JPH0141075B2 (ja)
KR920008448B1 (ko) 데이터 프로세서
KR100375233B1 (ko) 전송될 데이터 길이 값에 따라 전송 모드가 유동적으로변환되는 직접 메모리 억세스 컨트롤러
JPS6020263A (ja) 入出力装置の選択方式
JP3399776B2 (ja) コンピュータおよびコンピュータにおける周辺デバイス制御データの転送方法
JPH05128279A (ja) ワンチツプマイクロコンピユータ
JP2643116B2 (ja) 主記憶制御装置
JP2555580B2 (ja) 記憶装置制御方式
JP2619385B2 (ja) Dmaコントローラ
KR830001847B1 (ko) 복수의 마이크로세서를 제어하는 시스템
JPS5856885B2 (ja) アドレス制御方式
JP3088341B2 (ja) バス上の高速データ転送方式
JP2667285B2 (ja) 割込制御装置
JPS6127787B2 (ja)
JPH0241778B2 (ja)
JPH03126153A (ja) Dma拡張方式
JPS6330951A (ja) 通信制御処理装置におけるデ−タ転送方式
JPS60200357A (ja) 処理装置間インタフエ−ス制御方式
JPS6280750A (ja) システムバスのデ−タ転送装置
JPS63197260A (ja) 記憶装置制御方式
JPS60204062A (ja) マルチデ−タ処理システム
JPH01276241A (ja) 多重割り込み装置
JPH01121962A (ja) ダイレクトメモリアクセス拡張制御回路