JPS59189461A - 記憶装置制御方式 - Google Patents
記憶装置制御方式Info
- Publication number
- JPS59189461A JPS59189461A JP6473283A JP6473283A JPS59189461A JP S59189461 A JPS59189461 A JP S59189461A JP 6473283 A JP6473283 A JP 6473283A JP 6473283 A JP6473283 A JP 6473283A JP S59189461 A JPS59189461 A JP S59189461A
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- Japan
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- memory
- storage
- divided
- storage device
- selection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
＋ａ＋ 発明の技術分野
本発明は、情報処理ンスデムにおづる配憶装置のｉｔ制
御方式−こ関する。
御方式−こ関する。
ｉｂｌ 技術の背景
近年ｆ＃報処理ンステムはその発展と普及により広い分
野で利用されるようになった。一方ハード面では＊Ｉこ
午尋体の集積化技術の発達によって大規模集積回路（１
，ＳＩ、ｌによる製品例えばマイクロプロセッサや大容
量メモリが原価に提供されるように１ｊ′っだ０ ｉｃＩ 従来仮術と問題点 従来より情報処理システムの中央処理装置（ＣＰＵ）Ｉ
こおける主記憶装置は大容量の高速メモリを必要とし通
常タイナミックアクセスメモリ（Ｄ凡ＡＪによって構成
する。記憶装置はＤＲＡＭの素子を集合して中間実装単
位の例えば印刷配線板、更に複数の中間実装単位こ＼で
は印刷配線板を共通の筐体に収容して筐体単位の装置を
構成していた。近年ＬＳＩによるＤ）ＣＡＭは他の論理
回路と共に集ａが向上して１パッケージ当りの記憶容量
を増力１］し２５６キロビツト（Ｋり容量が従来の１６
Ｋｂまたは６４Ｋｂ品とはゾ同−寸法で提供されるよう
になり、中間実装単位に１２８パツケージを実施した場
合は４メガバイｌ−（ＭＢ）ｌこも達するようになった
。この４Ｍ、Ｂあるいは装置単位の例えば３２ＭＢ ７
タｉ；Ｊ ６４ＭＢは大規模（７）ＣＰＵ＋コは適当
な記憶容量として独占使用する容量ではある力Ｓ１中小
規模のＣ１） Ｕに対しては過大で無駄が多く、別の小
規模容量ζこよる中間実装単位例えばＩＭＢあるいは２
ＭＢが適当である場合が多い。しかし多種の中間実装単
位を設けることは試験をきめた製造上および保守上から
も好ましくない。
野で利用されるようになった。一方ハード面では＊Ｉこ
午尋体の集積化技術の発達によって大規模集積回路（１
，ＳＩ、ｌによる製品例えばマイクロプロセッサや大容
量メモリが原価に提供されるように１ｊ′っだ０ ｉｃＩ 従来仮術と問題点 従来より情報処理システムの中央処理装置（ＣＰＵ）Ｉ
こおける主記憶装置は大容量の高速メモリを必要とし通
常タイナミックアクセスメモリ（Ｄ凡ＡＪによって構成
する。記憶装置はＤＲＡＭの素子を集合して中間実装単
位の例えば印刷配線板、更に複数の中間実装単位こ＼で
は印刷配線板を共通の筐体に収容して筐体単位の装置を
構成していた。近年ＬＳＩによるＤ）ＣＡＭは他の論理
回路と共に集ａが向上して１パッケージ当りの記憶容量
を増力１］し２５６キロビツト（Ｋり容量が従来の１６
Ｋｂまたは６４Ｋｂ品とはゾ同−寸法で提供されるよう
になり、中間実装単位に１２８パツケージを実施した場
合は４メガバイｌ−（ＭＢ）ｌこも達するようになった
。この４Ｍ、Ｂあるいは装置単位の例えば３２ＭＢ ７
タｉ；Ｊ ６４ＭＢは大規模（７）ＣＰＵ＋コは適当
な記憶容量として独占使用する容量ではある力Ｓ１中小
規模のＣ１） Ｕに対しては過大で無駄が多く、別の小
規模容量ζこよる中間実装単位例えばＩＭＢあるいは２
ＭＢが適当である場合が多い。しかし多種の中間実装単
位を設けることは試験をきめた製造上および保守上から
も好ましくない。
（ｄｌ 発明の構成
大発明の目的は上記の問題点を 案しつ＼中間実装単位
レベルでも共通の大記憶容量での実装形態のま〜複数の
ＣＰＵに対応した分割使用でも、単一のＣＰＵに対応し
た集合使用にも使用出来る記は装置の制動方式を提供し
ようとするものである。
レベルでも共通の大記憶容量での実装形態のま〜複数の
ＣＰＵに対応した分割使用でも、単一のＣＰＵに対応し
た集合使用にも使用出来る記は装置の制動方式を提供し
ようとするものである。
ｔｅｌ 発明の構成
この目的は複数の分割記憶部、＠分割記憶部（・こ対応
する複数のアクセス制御手段および各分割記憶部アドレ
ス信号の上位に何部する選択信号に従って選択する手段
を有して一部の記憶装置を構成し、外部に接続する複数
の中央処理装置に対応して記憶装置を作動させるとき（
ま、各制御手段に選択信号を伴わないアドレス信号に従
い０リセツトされた選択手段をして対応する分割記憶部
をそれぞれ独立分離してアクセスし、より少数の中央処
理装置に対応するときは複数の制御手段中上位の制御手
段は支配下複数の分割記憶部より選択手段をして選択信
号に従い分割記憶部を選択せしめて記憶装置記憶容量の
一部またはすべてをアクセスすることを特徴とする記憶
装置制御方式を提供することによって達成することが出
来る。
する複数のアクセス制御手段および各分割記憶部アドレ
ス信号の上位に何部する選択信号に従って選択する手段
を有して一部の記憶装置を構成し、外部に接続する複数
の中央処理装置に対応して記憶装置を作動させるとき（
ま、各制御手段に選択信号を伴わないアドレス信号に従
い０リセツトされた選択手段をして対応する分割記憶部
をそれぞれ独立分離してアクセスし、より少数の中央処
理装置に対応するときは複数の制御手段中上位の制御手
段は支配下複数の分割記憶部より選択手段をして選択信
号に従い分割記憶部を選択せしめて記憶装置記憶容量の
一部またはすべてをアクセスすることを特徴とする記憶
装置制御方式を提供することによって達成することが出
来る。
（ｆｌ 発明の実施例
以下図面を参照しつ＼本発明の一実施例ζこついて説明
する。図は本発明の一実施例における記憶装置制御方式
のブロック図である。図においてｌａ。
する。図は本発明の一実施例における記憶装置制御方式
のブロック図である。図においてｌａ。
１ｂはメモリアクセス制御部、２ａ、２ｂはアドレスレ
ジスタ、２ａａ、２ｂａはそれぞれ下位ビット、２ａｂ
、２ｂｂはそれぞわ一最上位ビノド、３は出力選択器（
８１（１，バ４ａ、 ４ｂ、 ４Ｃ，４ｑ、 ４ｅは入
力選択器（ＭＰＸ）および５ａ、５ｂは分割記憶部（メ
モリ）である。本発明の一実施例においてはそれぞれ制
御部１ａ、レジスタ２ａおよびメモＩＪ ５ ａと制御
部１ｂ、レジスη２ｂおよびメモリ５ｂを最小単位とし
て作動出来る２クループのダイナミックランダムアクセ
スメモリ（Ｄ ＲＡＭ ）による記憶装置の構成を示す
。ＤＡＲＭはそのリード／ライト動作に際してローアド
レスセレクト（ＲＡＳ）、カラムアクセスセレクト（ｃ
ｐ−ｂ）、ライ１−イイ・イプル（ＷＥ）、アドレス（
ＡＤＤ）、ライトデータ（ＷＬ））等の各信号を選択釦
７ＪＩ］ する。ＭＰＸ４ａはＲＡＳの人力選択用、Ｍ
ＰＸ４ｂはＣＡＳの選択用、ＭＰＸ４ＣはＷＤの選択用
、ＭＰＸ４ｄはＡＤＤの選択用およびＭ Ｐ Ｘ ４
ｅはリードデータの選択用である。こ＼で複数のＣＰＵ
０．ｅＰＵｌに対してそれぞれ各グレープは互に独立し
てメモＩＪ ５ ａおよびメモリ５ｂをマルチシステム
として作動させる。
ジスタ、２ａａ、２ｂａはそれぞれ下位ビット、２ａｂ
、２ｂｂはそれぞわ一最上位ビノド、３は出力選択器（
８１（１，バ４ａ、 ４ｂ、 ４Ｃ，４ｑ、 ４ｅは入
力選択器（ＭＰＸ）および５ａ、５ｂは分割記憶部（メ
モリ）である。本発明の一実施例においてはそれぞれ制
御部１ａ、レジスタ２ａおよびメモＩＪ ５ ａと制御
部１ｂ、レジスη２ｂおよびメモリ５ｂを最小単位とし
て作動出来る２クループのダイナミックランダムアクセ
スメモリ（Ｄ ＲＡＭ ）による記憶装置の構成を示す
。ＤＡＲＭはそのリード／ライト動作に際してローアド
レスセレクト（ＲＡＳ）、カラムアクセスセレクト（ｃ
ｐ−ｂ）、ライ１−イイ・イプル（ＷＥ）、アドレス（
ＡＤＤ）、ライトデータ（ＷＬ））等の各信号を選択釦
７ＪＩ］ する。ＭＰＸ４ａはＲＡＳの人力選択用、Ｍ
ＰＸ４ｂはＣＡＳの選択用、ＭＰＸ４ＣはＷＤの選択用
、ＭＰＸ４ｄはＡＤＤの選択用およびＭ Ｐ Ｘ ４
ｅはリードデータの選択用である。こ＼で複数のＣＰＵ
０．ｅＰＵｌに対してそれぞれ各グレープは互に独立し
てメモＩＪ ５ ａおよびメモリ５ｂをマルチシステム
として作動させる。
シングルシステムの場合アドレスレジスタ２ａのろち２
ａａで記憶部５ａのアドレスを行い、又２ａｂで５Ｅｉ
ｌ、３により５ａ、５ｂへＲＡＳ供給を選択し５ａ或は
５ｂを選択するように制御している。
ａａで記憶部５ａのアドレスを行い、又２ａｂで５Ｅｉ
ｌ、３により５ａ、５ｂへＲＡＳ供給を選択し５ａ或は
５ｂを選択するように制御している。
例えば２ａａが０″の時はＳ Ｅ Ｌ３によりＲＡＳは
５ａに供給され５ｂには供給さオフない。これにより記
憶部は５ａが選択される。２ａｂがａ１″の時はこの逆
である。
５ａに供給され５ｂには供給さオフない。これにより記
憶部は５ａが選択される。２ａｂがａ１″の時はこの逆
である。
マルチシステムの場合２ａｂが１”となることはない。
”１”の時はＣＰＵ０は実装されていない記憶領域を指
定したことになり明らかにエラーである。この為１ａで
は発生したＲＡＳ信号は常に５ａに几ＡＳＯとして供給
される。また１ｖｌＰＸ４ａ〜ｅは制御部１ａにより０
１１１１１にセットさイ′７ているものとする。次に複
数の分割記憶部こ−ではメモ１４５ａ。
定したことになり明らかにエラーである。この為１ａで
は発生したＲＡＳ信号は常に５ａに几ＡＳＯとして供給
される。また１ｖｌＰＸ４ａ〜ｅは制御部１ａにより０
１１１１１にセットさイ′７ているものとする。次に複
数の分割記憶部こ−ではメモ１４５ａ。
５ｂを集合してＣＰＵ０に割当て使用する場合は図示省
略したがｃｒ”ｏｏの）らの初期設定制御に従い制御部
１ａはＭＰＸ４ａ−ｅに対して１をセｙトし、メモリ５
ａ、ｂをシングルシステムとして作動させる。ＣＰＵ０
からのスタート信号に対して前述のでル千ンステム作動
時と同様に各信号が作成さね、ＡＤＤＯの最上位に付加
されるビットを選択信号としてＳＥＷか選択動作を行い
ＲＡＳを制御し、従来のメモリ５ａの他メモ＋７５ ｂ
も同様にＭＰＸ４ａ〜ｄを介しアクセス出来るよう（こ
なる。またり−ドデータは入４ＰＸ４ｅを介してメモリ
５ａ、ｂからＣＰｔＪＯへ送出している。尚このンンク
ルンステム専用として作動するときハ制御部１ｂおよび
レジスｉ２ｂは実装しなくても良い。本発明の一実施例
では以上のように構成されているので、マル千ンステム
ではＣＰＵ０対メモリ５ａ、ＣＰＵＩ対メモリ５ｂのよ
うに独立した２台の記憶装置として作動させ、シンクル
ンステムではＣＰＵｏに対してメモリ５ａ＋メモＩＪ
５ ｂの記憶装置として作動させることが出来る。以上
は分割記憶部きして２クループを１ビツトの選択信号に
より５ＥＬ３および舒Ｘ ４ ａ −ｅを制御する形で
説明したが必要によっては２ｎを基本構成とする記憶装
置ζこめって次数ビットによって２°！こよる任意数の
分割記憶部を同様に単数から任意の検数のＣＰＵに組合
せて実現出来、装置単位としては印刷配線板単位Ｃも架
単位でもまたＤＲＡＭ、の他スタテックランダムアクセ
スメモリ（ＳｋＣ八Ｍへでも同様に適用出来ることはい
う迄もない。
略したがｃｒ”ｏｏの）らの初期設定制御に従い制御部
１ａはＭＰＸ４ａ−ｅに対して１をセｙトし、メモリ５
ａ、ｂをシングルシステムとして作動させる。ＣＰＵ０
からのスタート信号に対して前述のでル千ンステム作動
時と同様に各信号が作成さね、ＡＤＤＯの最上位に付加
されるビットを選択信号としてＳＥＷか選択動作を行い
ＲＡＳを制御し、従来のメモリ５ａの他メモ＋７５ ｂ
も同様にＭＰＸ４ａ〜ｄを介しアクセス出来るよう（こ
なる。またり−ドデータは入４ＰＸ４ｅを介してメモリ
５ａ、ｂからＣＰｔＪＯへ送出している。尚このンンク
ルンステム専用として作動するときハ制御部１ｂおよび
レジスｉ２ｂは実装しなくても良い。本発明の一実施例
では以上のように構成されているので、マル千ンステム
ではＣＰＵ０対メモリ５ａ、ＣＰＵＩ対メモリ５ｂのよ
うに独立した２台の記憶装置として作動させ、シンクル
ンステムではＣＰＵｏに対してメモリ５ａ＋メモＩＪ
５ ｂの記憶装置として作動させることが出来る。以上
は分割記憶部きして２クループを１ビツトの選択信号に
より５ＥＬ３および舒Ｘ ４ ａ −ｅを制御する形で
説明したが必要によっては２ｎを基本構成とする記憶装
置ζこめって次数ビットによって２°！こよる任意数の
分割記憶部を同様に単数から任意の検数のＣＰＵに組合
せて実現出来、装置単位としては印刷配線板単位Ｃも架
単位でもまたＤＲＡＭ、の他スタテックランダムアクセ
スメモリ（ＳｋＣ八Ｍへでも同様に適用出来ることはい
う迄もない。
＋ｇ＋ 発明の詳細
な説明したように本発明によれば記憶装置の最大記憶容
量を対応する単数または複数の中央処理装置（ＣＰＵ）
に必要とする記憶容量に適合する自任の最大記憶容量を
提供する分割記憶部による組合せが共通の実装形式によ
って得られるのでＭ用である。
量を対応する単数または複数の中央処理装置（ＣＰＵ）
に必要とする記憶容量に適合する自任の最大記憶容量を
提供する分割記憶部による組合せが共通の実装形式によ
って得られるのでＭ用である。
図は本発明の一芙施例ζこおける記憶装置制御方式のブ
ロック図を示す。図に３いてｌａ、ｌｂはメモリアクセ
ス制御部、２ａ、２ｂはアドレスレジスタ、３は出力選
択器（ｅ３ＥＬバ４ａ−ｅは大刃選択器（ＭＰＸ）およ
び５ａ、ｂは分割記憶部である。
ロック図を示す。図に３いてｌａ、ｌｂはメモリアクセ
ス制御部、２ａ、２ｂはアドレスレジスタ、３は出力選
択器（ｅ３ＥＬバ４ａ−ｅは大刃選択器（ＭＰＸ）およ
び５ａ、ｂは分割記憶部である。
Claims (1)
- 複数の分割記憶部、各分割記憶部ｌこ対応する複数のア
クセス制御手段および各分割記憶部をアドレス信号の上
位に付刃Ｕする選択信号に従って選択する手段を有して
一部の記憶装置を構成し、外部に接続する複数の中央処
理装置に対応し°Ｃ紀憶装置を作動させるときは、各制
御手段は選択信号を伴わないアドレス信号９こ従い０リ
セ、トされた選択手段をして対応する分割記憶部をそれ
ぞれ独立分離してアクセスし、より少数の中央処理装置
に対応するききは複数の制御手段中上位の制御手段は支
配下複数の分割記憶部より選択手段をして選択信号ＩＣ
従い分割記憶部を選択せしめて記憶装置記憶容量の一部
またはすべてをアクセスすることを特徴とする記憶装置
制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6473283A JPS59189461A (ja) | 1983-04-13 | 1983-04-13 | 記憶装置制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6473283A JPS59189461A (ja) | 1983-04-13 | 1983-04-13 | 記憶装置制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59189461A true JPS59189461A (ja) | 1984-10-27 |
| JPH036536B2 JPH036536B2 (ja) | 1991-01-30 |
Family
ID=13266613
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6473283A Granted JPS59189461A (ja) | 1983-04-13 | 1983-04-13 | 記憶装置制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59189461A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS501853A (ja) * | 1973-05-11 | 1975-01-09 | ||
| JPS53136930A (en) * | 1977-05-06 | 1978-11-29 | Fujitsu Ltd | System structure connection control system |
-
1983
- 1983-04-13 JP JP6473283A patent/JPS59189461A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS501853A (ja) * | 1973-05-11 | 1975-01-09 | ||
| JPS53136930A (en) * | 1977-05-06 | 1978-11-29 | Fujitsu Ltd | System structure connection control system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH036536B2 (ja) | 1991-01-30 |
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