JPS59191336A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS59191336A JPS59191336A JP58065435A JP6543583A JPS59191336A JP S59191336 A JPS59191336 A JP S59191336A JP 58065435 A JP58065435 A JP 58065435A JP 6543583 A JP6543583 A JP 6543583A JP S59191336 A JPS59191336 A JP S59191336A
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- Japan
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- psg
- semiconductor device
- layer
- sio
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
Landscapes
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体装置、特に、半導体装置のファイナル
パッシベーション膜の技術に関するものである。
パッシベーション膜の技術に関するものである。
従来、プラスチックパッケージ用として用いられる表面
保護膜であるファイナルパッシベーション膜は、強度、
耐湿性等、様々な特性に対する優れた耐久性が要求され
る。プラスチックパッケージを用いた場合に要求される
ファイナルパッシベーション膜の具体的な特性をあげる
と次のようなものがある。■プラスチックパッケージ形
成時に素子とプラスチックとの膨張係数の違いによって
生ずるモールドストレスに耐え得る強度を保ち得ること
。■素子の水分に対する充分な耐湿性が保りしているこ
と。■ファイナルパッシベーション膜の構成物質によっ
て生ずるホット・エレクトロンの影響を受けて、高密度
化時に素子特性が悪化しないこと。つまシ、ホット−エ
レクトロンが生じないこと。■パッシベーション膜を生
成する際、アルミニウム層にヒロックが生じないこと。
保護膜であるファイナルパッシベーション膜は、強度、
耐湿性等、様々な特性に対する優れた耐久性が要求され
る。プラスチックパッケージを用いた場合に要求される
ファイナルパッシベーション膜の具体的な特性をあげる
と次のようなものがある。■プラスチックパッケージ形
成時に素子とプラスチックとの膨張係数の違いによって
生ずるモールドストレスに耐え得る強度を保ち得ること
。■素子の水分に対する充分な耐湿性が保りしているこ
と。■ファイナルパッシベーション膜の構成物質によっ
て生ずるホット・エレクトロンの影響を受けて、高密度
化時に素子特性が悪化しないこと。つまシ、ホット−エ
レクトロンが生じないこと。■パッシベーション膜を生
成する際、アルミニウム層にヒロックが生じないこと。
ヒロックが成長するとアルミニウム配線層に欠陥が生ず
るばかりでなく、ボンデングパット部のパッシベーショ
ン除去の為の写真平板技術を用いだ蝕刻工程に於いて欠
陥を生じやすくなる。■ファイ・、ナルパッシベーショ
ン膜の強度、接着性が強ス￥−Ｃ１高温動作中の素子へ
のストレス、及び、欠陥が生じないこと。
るばかりでなく、ボンデングパット部のパッシベーショ
ン除去の為の写真平板技術を用いだ蝕刻工程に於いて欠
陥を生じやすくなる。■ファイ・、ナルパッシベーショ
ン膜の強度、接着性が強ス￥−Ｃ１高温動作中の素子へ
のストレス、及び、欠陥が生じないこと。
優れたパッジベージ璽ン膜は、主に以上のような５つほ
どの性質を有することを必要とするが、従来使用されて
来たパッジページ冒ン膜は、単一物質かリンシリケート
ガラスＭ（以下、ＰＳＧ膜と称する）プラズマナイトラ
イド膜（以下、Ｐ −８ｉＮ膜と称する）等の組合わせ
で形成されておシ、前記５つの条件を同時に満足させる
ことは困難であった。
どの性質を有することを必要とするが、従来使用されて
来たパッジページ冒ン膜は、単一物質かリンシリケート
ガラスＭ（以下、ＰＳＧ膜と称する）プラズマナイトラ
イド膜（以下、Ｐ −８ｉＮ膜と称する）等の組合わせ
で形成されておシ、前記５つの条件を同時に満足させる
ことは困難であった。
本発明の目的は、半導体装置に高信頼性を与えるに適し
たファイナルパッシベーション膜の技術を提供するもの
である。
たファイナルパッシベーション膜の技術を提供するもの
である。
この目的を達成するために１本発明では、素子の表ｍ保
ｍ膜であるファイナルパッシベーション膜の構造を、耐
湿性とホットエレクトロンの発生を防止するプラズマ・
酸化シリコン膜（以下、Ｐ−８ｉＯ膜と称する）、およ
び前記Ｐ−８ＩＯ膜の素子へ９ストレス緩和のためのＰ
ＳＧ膜とから形成しく ｐ−ｓ ｔ ｏ膜を上層に、Ｐ
ＳＧ膜を下層に形成する）、両層の厚みを利用して、モ
ールドストレスに対する強度を得るものである。さらに
、アルミニウムヒロック防止に関しては、ＰＳＧ膜をア
ルミニウム蒸着温度以下で生成することにより、その成
長を減少させ、アルミニウムヒロックが生じたとしても
ｐ−ｓム０膜がその成長のストッパーとなる。
ｍ膜であるファイナルパッシベーション膜の構造を、耐
湿性とホットエレクトロンの発生を防止するプラズマ・
酸化シリコン膜（以下、Ｐ−８ｉＯ膜と称する）、およ
び前記Ｐ−８ＩＯ膜の素子へ９ストレス緩和のためのＰ
ＳＧ膜とから形成しく ｐ−ｓ ｔ ｏ膜を上層に、Ｐ
ＳＧ膜を下層に形成する）、両層の厚みを利用して、モ
ールドストレスに対する強度を得るものである。さらに
、アルミニウムヒロック防止に関しては、ＰＳＧ膜をア
ルミニウム蒸着温度以下で生成することにより、その成
長を減少させ、アルミニウムヒロックが生じたとしても
ｐ−ｓム０膜がその成長のストッパーとなる。
本発明とその効果を絶縁ゲート型電界効果トランジスタ
（以下、ＭＩＳＦＥＴと称する）を有する半導体装置（
以下、ＭＩＳ型半導体装置と称する）に適用した実施例
に基づいて、以下、具体的に説明する。
（以下、ＭＩＳＦＥＴと称する）を有する半導体装置（
以下、ＭＩＳ型半導体装置と称する）に適用した実施例
に基づいて、以下、具体的に説明する。
第１図は、本発明をＭＩＳｆｉ半導体装置に応用した場
合の装置の断面図、第２図〜第４図は本発明の半導体装
置の製造過程を示している。第１図〜第４図において、
１はＰ−型半導体基板、２は酸化シリコン層（以下、Ｓ
ｉｎ、膜と称する）から成るフィールド絶縁膜、３はＳ
ｉＯ□層から成るゲート絶縁膜、５．６は５膜０１層で
、特に６はポリシリコン層（以下、ｐｏｌｙ−８ｉ層と
称する）から成るゲート電極４を保護する膜である。
合の装置の断面図、第２図〜第４図は本発明の半導体装
置の製造過程を示している。第１図〜第４図において、
１はＰ−型半導体基板、２は酸化シリコン層（以下、Ｓ
ｉｎ、膜と称する）から成るフィールド絶縁膜、３はＳ
ｉＯ□層から成るゲート絶縁膜、５．６は５膜０１層で
、特に６はポリシリコン層（以下、ｐｏｌｙ−８ｉ層と
称する）から成るゲート電極４を保護する膜である。
さらに、本実施例においては、Ｎチャンネル型ＭＩＳＦ
ＥＴを示しているため、ソース・ドレイン領域７は、Ｎ
＋型拡散領域となる。８はＰＳＧ膜から成る層間絶縁膜
、９はアルミニウム配線層でコンタクトホール１２．１
３において、ソース・ドレイン領域７とオーミックコン
タクトしている。
ＥＴを示しているため、ソース・ドレイン領域７は、Ｎ
＋型拡散領域となる。８はＰＳＧ膜から成る層間絶縁膜
、９はアルミニウム配線層でコンタクトホール１２．１
３において、ソース・ドレイン領域７とオーミックコン
タクトしている。
さらＫ、１０．１１は、本発明に従って形成されタフア
イナルパッシベーション膜で、ＰＳＧ［１０とＰ−８ｉ
Ｏ膜１１から成る。１０．１１から成るファイナルパッ
シベーション膜の上には図示されていないが、エポキシ
樹脂のような樹脂封止体が形成されている。
イナルパッシベーション膜で、ＰＳＧ［１０とＰ−８ｉ
Ｏ膜１１から成る。１０．１１から成るファイナルパッ
シベーション膜の上には図示されていないが、エポキシ
樹脂のような樹脂封止体が形成されている。
かかる実施例によれば、ＰＳＧ膜１０とＰ−８ｉ・０膜
１１を形成することによってＰ −Ｓ ｉｏ。
１１を形成することによってＰ −Ｓ ｉｏ。
膜１１の硬性と耐湿性から、素子への耐モールドストレ
ス強度および、耐湿性が得られ、かつ、Ｐ−８ｉＯ膜は
ホットエレクトロンを生成しない。
ス強度および、耐湿性が得られ、かつ、Ｐ−８ｉＯ膜は
ホットエレクトロンを生成しない。
また、ＰＳＧ膜１０は後述するように、低温で形成スる
ため、アルミニウムヒロックを防止することができる。
ため、アルミニウムヒロックを防止することができる。
さらに、ＰＳＧ膜１０は、Ｐ−Ｓｉｎ層１２の素子への
ストレスを柔らげ、素子に不必要なストレスを与えるこ
とはない。
ストレスを柔らげ、素子に不必要なストレスを与えるこ
とはない。
なお、第５図は、上記実施例に対する変形例で、ＰＳＧ
膜１４を、ｐ−８ｉＯ膜１１の上に形成し、ファイナル
バッジベージ日ン膜を３層にしたものである。これは、
より厚いファイナルパッシベーション膜を得るために有
効なものである。
膜１４を、ｐ−８ｉＯ膜１１の上に形成し、ファイナル
バッジベージ日ン膜を３層にしたものである。これは、
より厚いファイナルパッシベーション膜を得るために有
効なものである。
また、第６図は、上記実施例の半導体装置におけるポン
ディングパッド部の断面図を示し、１５は、ワイヤボン
ドのためのパッド電極を露出させるためのホールである
。ポンディングパッド部１５においては、アルミニウム
ヒロックが生じないため、高信頼度のワイヤボンディン
グが出来る。
ディングパッド部の断面図を示し、１５は、ワイヤボン
ドのためのパッド電極を露出させるためのホールである
。ポンディングパッド部１５においては、アルミニウム
ヒロックが生じないため、高信頼度のワイヤボンディン
グが出来る。
次に、上述せる本発明の半導体装置の製造方法を第２図
〜第４図を用いて説明する。
〜第４図を用いて説明する。
まず、Ｐ−型単結晶シリコン基板１を用意する。
フィールド絶縁膜２を形成するために、Ｓｉｎ、膜（図
示せず）とＳｉ、Ｎ４膜（図示せず）の２層をシリコン
基板１の表面に選択的に形成する。そして、露出した基
板表面を熱酸化することによって、Ｓｉｎ、層から成る
フィールド絶縁膜２を形成する。
示せず）とＳｉ、Ｎ４膜（図示せず）の２層をシリコン
基板１の表面に選択的に形成する。そして、露出した基
板表面を熱酸化することによって、Ｓｉｎ、層から成る
フィールド絶縁膜２を形成する。
フィールド絶縁膜形成後、形成のために使用したＳｉｎ
、膜（図示せず）とＳｉ、Ｎ、膜（図示せず）を除去し
ゲート絶縁膜３を形成するための清浄なＳｉｎ２層３．
５を形成する。さらにゲート電極のためのＰｏ１ｙ −
８ｉ層４を前記Ｓｉｎ、層上に選択的に形成し、Ｐｏ１
ｙ−３ｉ層４とフィールド絶縁膜２をマスクとして、ソ
ース・ドレイン領域形成のための不純物をソース・ドレ
イン領域に導入する。ゲート電極のＰｏ１ｙ−８ｉ層４
の電界集中を防ぐためにライト酸化してＳｉｎ、層６を
形成し、さらに導入した不純物を熱拡散させて拡散領堺
７を形成する。さら忙、層間絶縁膜としてのＰＳＧ膜８
を形成する。このＰＳＧ膜８０ソース−ドレイン領域に
はコンタクトホールが選択的に形成される。そして、前
記ＰＳＧ膜８上にアルミニウム配線層９を真空蒸着法に
よって形成する。このようにして、第２図に示されるよ
うな素子を形成する。
、膜（図示せず）とＳｉ、Ｎ、膜（図示せず）を除去し
ゲート絶縁膜３を形成するための清浄なＳｉｎ２層３．
５を形成する。さらにゲート電極のためのＰｏ１ｙ −
８ｉ層４を前記Ｓｉｎ、層上に選択的に形成し、Ｐｏ１
ｙ−３ｉ層４とフィールド絶縁膜２をマスクとして、ソ
ース・ドレイン領域形成のための不純物をソース・ドレ
イン領域に導入する。ゲート電極のＰｏ１ｙ−８ｉ層４
の電界集中を防ぐためにライト酸化してＳｉｎ、層６を
形成し、さらに導入した不純物を熱拡散させて拡散領堺
７を形成する。さら忙、層間絶縁膜としてのＰＳＧ膜８
を形成する。このＰＳＧ膜８０ソース−ドレイン領域に
はコンタクトホールが選択的に形成される。そして、前
記ＰＳＧ膜８上にアルミニウム配線層９を真空蒸着法に
よって形成する。このようにして、第２図に示されるよ
うな素子を形成する。
以上のようにして形成された素子を保護するために、保
護膜として、ファイナルパッシベーション膜を形成する
が、形成されるファイナルパッシベーション膜は前記■
から■の条件が要求される。
護膜として、ファイナルパッシベーション膜を形成する
が、形成されるファイナルパッシベーション膜は前記■
から■の条件が要求される。
水分に対する耐湿性を保ち、かつホット・エレクトロン
の生成を防止するために、パッシベーション膜にはＰ−
８ｉＯ膜を使用する。しかし、Ｐ−８ｉＯ膜は、素子に
与えるストレスが高いため（前記■の内容）、そのスト
レスを緩和させる必要がある。ストレス緩和のために、
Ｐ−８ｉＯ膜形成前に、ＰＳＧ膜１膜上０３図に示すよ
うに形成する。しかし、この場合、ＰＳＧ膜１膜上０高
温で生成すると耐湿性は良くなるが、アルミニウムヒロ
ックが生じ易くなるという欠点を有する。このため、Ｐ
ＳＧ膜１膜上０アルミニウム蒸着温度以下で形成する。
の生成を防止するために、パッシベーション膜にはＰ−
８ｉＯ膜を使用する。しかし、Ｐ−８ｉＯ膜は、素子に
与えるストレスが高いため（前記■の内容）、そのスト
レスを緩和させる必要がある。ストレス緩和のために、
Ｐ−８ｉＯ膜形成前に、ＰＳＧ膜１膜上０３図に示すよ
うに形成する。しかし、この場合、ＰＳＧ膜１膜上０高
温で生成すると耐湿性は良くなるが、アルミニウムヒロ
ックが生じ易くなるという欠点を有する。このため、Ｐ
ＳＧ膜１膜上０アルミニウム蒸着温度以下で形成する。
そして、この上に、Ｐ−８ｉ０膜１１を第４図に示すよ
うに形成する。低温で生成されたＰＥＧ膜１０の耐湿性
はこれによって補われる。
うに形成する。低温で生成されたＰＥＧ膜１０の耐湿性
はこれによって補われる。
さらに、ＰＳＧ膜１膜上０−８ｉＯ膜１１から形成され
る保護膜は、トランスファモールド技術によって樹脂封
止する場合に加熱処理によって生ずるモールドストレス
に対する強度を保持しなければならない（前記■の内俳
）。このため、ＰＳＧ膜１膜上０−８ｉＯ膜１１のトー
タル膜厚をモールドストレスに十分耐え得る厚さにする
。
る保護膜は、トランスファモールド技術によって樹脂封
止する場合に加熱処理によって生ずるモールドストレス
に対する強度を保持しなければならない（前記■の内俳
）。このため、ＰＳＧ膜１膜上０−８ｉＯ膜１１のトー
タル膜厚をモールドストレスに十分耐え得る厚さにする
。
以上のように形成される半導体装置は、上述したように
、第５図に示されるように、他のファイナルパッシベー
ション膜を積層してもよい。第５図に示される例は、前
述のＰＳＧ膜１膜上０−８ｉＯ膜１１との上に、さらに
、ＰＳＧ膜１４を設けたものである。ＰＳＧ膜１２は、
高温で生成し、耐湿性を得るようにする。この場合、Ｐ
ＳＧ膜１膜上０−８ｉＯ膜１１、ＰＳＧ膜１４の３層の
厚みによって耐モールドストＶスの強度を向上させる。
、第５図に示されるように、他のファイナルパッシベー
ション膜を積層してもよい。第５図に示される例は、前
述のＰＳＧ膜１膜上０−８ｉＯ膜１１との上に、さらに
、ＰＳＧ膜１４を設けたものである。ＰＳＧ膜１２は、
高温で生成し、耐湿性を得るようにする。この場合、Ｐ
ＳＧ膜１膜上０−８ｉＯ膜１１、ＰＳＧ膜１４の３層の
厚みによって耐モールドストＶスの強度を向上させる。
一方、Ｐ−８ｉＯ膜１１の膜厚は薄く形成することによ
って、Ｐ−８ｉＯ膜の蝕刻速度を速めることができる。
って、Ｐ−８ｉＯ膜の蝕刻速度を速めることができる。
第４図、第５図においては、前述したよ゛うに、配線部
のアルミニウムヒロックを低減させることができる。
のアルミニウムヒロックを低減させることができる。
さらにまた、第６図は、本発明をポンディングパッド部
に適用（−た例であるが（第６図には、第５図の変形例
で示したＰＳＧ膜１４は存在しないχ従来、ボンディン
グバット部１５形成時に、ボンディングバット部のパッ
シベーション除去の為の写真平版技術を用いた蝕刻工程
において、アルミニウム層の欠陥を生じさせたアルミニ
ウムヒロックの生成を、本発明によって防止できる。従
って、欠陥のないボンディングバット部を形成する。
に適用（−た例であるが（第６図には、第５図の変形例
で示したＰＳＧ膜１４は存在しないχ従来、ボンディン
グバット部１５形成時に、ボンディングバット部のパッ
シベーション除去の為の写真平版技術を用いた蝕刻工程
において、アルミニウム層の欠陥を生じさせたアルミニ
ウムヒロックの生成を、本発明によって防止できる。従
って、欠陥のないボンディングバット部を形成する。
以上のように形成された半導体回路装置では、素子を保
護するパッシベーション膜が低温で生成されたＰ 、Ｓ
Ｇ膜１０とＰ−８ｉＯ膜１１との少なくとも２層から
厚く形成されているため、以下の効果を得ることが出来
る。
護するパッシベーション膜が低温で生成されたＰ 、Ｓ
Ｇ膜１０とＰ−８ｉＯ膜１１との少なくとも２層から
厚く形成されているため、以下の効果を得ることが出来
る。
（１）プラスチックパッケージ形成時に生じるモールド
ストレスに耐え得る強度を保つことが出来る。
ストレスに耐え得る強度を保つことが出来る。
（２１Ｐ−８ｉＯ膜１１が形成されているため、プラス
チックパッケージにおいても耐湿性を得ることが出来る
。
チックパッケージにおいても耐湿性を得ることが出来る
。
（３）構成物質に、Ｐ −Ｓ ｉ、Ｎ４ 膜を含まない
ため、ホットエレクトロンが生じない。従って、高密度
化時に、ホットエレクトロン影響による素子特性の悪化
がない。
ため、ホットエレクトロンが生じない。従って、高密度
化時に、ホットエレクトロン影響による素子特性の悪化
がない。
（１） ファイナルパッシベーション膜生成時に、ア
ルミニウム層にヒロックが生じない。
ルミニウム層にヒロックが生じない。
従って、アルミニウム配線の欠陥が生じなく、又、ボン
ディングバット部形成時において、パッシベーション除
去のための写真平版技術を用いた蝕刻工程の際の欠陥が
生じない。
ディングバット部形成時において、パッシベーション除
去のための写真平版技術を用いた蝕刻工程の際の欠陥が
生じない。
＋５１ＰＳＧ膜１０が高温動作中におけるＳｉＯ膜１１
、の素子へのストレスを緩和させる。
、の素子へのストレスを緩和させる。
実際の実験結果において、アルミニウム（ｉ）線中２．
５μｍのプロセスを用いた、６４にビットダイナミック
メモリに本発明を用いた場合、高温動作欠陥発生率は、
以前に較べ約０．５桁〜１桁改善された。又、高温、高
湿、高圧試験に於いてもＰＳＧ膜１０が、Ｐ−８ｉＯ膜
の素子へのストレスを緩和するため、高温、高湿、高圧
に対する寿命が向上する。従来素子に較べ、１２１℃、
湿度１００％、２気圧の試験で、不良発生摩耗期に入い
る時間が、１００〜２００時間以上延長される。
５μｍのプロセスを用いた、６４にビットダイナミック
メモリに本発明を用いた場合、高温動作欠陥発生率は、
以前に較べ約０．５桁〜１桁改善された。又、高温、高
湿、高圧試験に於いてもＰＳＧ膜１０が、Ｐ−８ｉＯ膜
の素子へのストレスを緩和するため、高温、高湿、高圧
に対する寿命が向上する。従来素子に較べ、１２１℃、
湿度１００％、２気圧の試験で、不良発生摩耗期に入い
る時間が、１００〜２００時間以上延長される。
ここで、前記した第１図から第６図において、Ｎチャン
ネル型半導体装置を用いたが、Ｐチャンネル型半導体装
置に適用しても良い。又、ゲート電極４をシリサイドや
高融点金属で形成し、さらにアルミニウム配線９をシリ
サイド形成金属で形成しても、同様の効果を得ることが
出来る。また、眉間絶縁膜８は、酸化シリコン層で形成
しても、同様の効果を得ることが出来る。
ネル型半導体装置を用いたが、Ｐチャンネル型半導体装
置に適用しても良い。又、ゲート電極４をシリサイドや
高融点金属で形成し、さらにアルミニウム配線９をシリ
サイド形成金属で形成しても、同様の効果を得ることが
出来る。また、眉間絶縁膜８は、酸化シリコン層で形成
しても、同様の効果を得ることが出来る。
本発明は、ＭＩＳ型半導体装置に限らず、バイポーラ半
導体装置等、パッシベーションを必要とするすべての半
導体装置に適用することが出来る。
導体装置等、パッシベーションを必要とするすべての半
導体装置に適用することが出来る。
特に、プラスチックパッケージに収納される半導体装置
において、高信頼度を要求される場合に適用して効果を
奏する。
において、高信頼度を要求される場合に適用して効果を
奏する。
第１図は、本発明をＭＩＳ型半導体装置に応用した場合
の半導体装置の断面図 第２図〜第４図は、本発明による半導体装置の製造方法
を示すための各工程における断面図第５図は、本発明の
変形例を示す断面図、および 第６図は、本発明をボンディングパット部に適用した場
合のボンディングパット部の断面図である。 １・・・Ｐ−型シリコン半導体基板、２・・・Ｓｉｎ、
からなるフィールド絶縁膜、３・・・Ｓｉｎ、からなる
ゲート絶縁膜、４・・・Ｐｏ１ｙ−８ｉからなるゲート
電極、５．６・・・Ｓｉｎ、膜、７・・・Ｎ＋型ソース
・ドレイン領［，８・・・ＰＳＧからなる層間絶縁膜、
９・・・アルミニウム配線層、ｌＯ・・・ファイナルパ
ッシベーション膜を形成するＰＳＧ膜１，１１・・・フ
ァイナルパッジページ１ン膜ｖｓ成−ｔ−るＰ −Ｓ
ｉ Ｏ膜、−１２，１３・・・コンタクトｅホール、１
４・・・ファイナルパッジページ目ン膜を構成するＰＳ
Ｇ膜、１５・・・ボンディングパット部。 第 １ 図 第 ４ 図 第 ５ 図 第 ６ 図 ／ ２
の半導体装置の断面図 第２図〜第４図は、本発明による半導体装置の製造方法
を示すための各工程における断面図第５図は、本発明の
変形例を示す断面図、および 第６図は、本発明をボンディングパット部に適用した場
合のボンディングパット部の断面図である。 １・・・Ｐ−型シリコン半導体基板、２・・・Ｓｉｎ、
からなるフィールド絶縁膜、３・・・Ｓｉｎ、からなる
ゲート絶縁膜、４・・・Ｐｏ１ｙ−８ｉからなるゲート
電極、５．６・・・Ｓｉｎ、膜、７・・・Ｎ＋型ソース
・ドレイン領［，８・・・ＰＳＧからなる層間絶縁膜、
９・・・アルミニウム配線層、ｌＯ・・・ファイナルパ
ッシベーション膜を形成するＰＳＧ膜１，１１・・・フ
ァイナルパッジページ１ン膜ｖｓ成−ｔ−るＰ −Ｓ
ｉ Ｏ膜、−１２，１３・・・コンタクトｅホール、１
４・・・ファイナルパッジページ目ン膜を構成するＰＳ
Ｇ膜、１５・・・ボンディングパット部。 第 １ 図 第 ４ 図 第 ５ 図 第 ６ 図 ／ ２
Claims (1)
- １、半導体素子が形成された半導体基板の表面保護膜と
して、少なくとも、プラズマ酸化シリコン膜とリンシリ
ケートガラス膜との２層膜を含み、前記プラズマ酸化シ
リコン膜が、前記リンシリケートガラス膜の上に隣接し
て前記半導体基板の素子上に形成して成ることを特徴と
する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58065435A JPS59191336A (ja) | 1983-04-15 | 1983-04-15 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58065435A JPS59191336A (ja) | 1983-04-15 | 1983-04-15 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59191336A true JPS59191336A (ja) | 1984-10-30 |
Family
ID=13287028
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58065435A Pending JPS59191336A (ja) | 1983-04-15 | 1983-04-15 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59191336A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61219140A (ja) * | 1985-03-26 | 1986-09-29 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置 |
| JPH04133962U (ja) * | 1991-06-01 | 1992-12-14 | 愛知機械工業株式会社 | ワイパー |
| US5215933A (en) * | 1990-05-11 | 1993-06-01 | Kabushiki Kaisha Toshiba | Method of manufacturing nonvolatile semiconductor memory device |
-
1983
- 1983-04-15 JP JP58065435A patent/JPS59191336A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5215933A (en) * | 1990-05-11 | 1993-06-01 | Kabushiki Kaisha Toshiba | Method of manufacturing nonvolatile semiconductor memory device |
| JPH04133962U (ja) * | 1991-06-01 | 1992-12-14 | 愛知機械工業株式会社 | ワイパー |
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