JPS5919360A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
- Publication number
- JPS5919360A JPS5919360A JP57128463A JP12846382A JPS5919360A JP S5919360 A JPS5919360 A JP S5919360A JP 57128463 A JP57128463 A JP 57128463A JP 12846382 A JP12846382 A JP 12846382A JP S5919360 A JPS5919360 A JP S5919360A
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- Japan
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- lead
- source electrode
- electrode
- chip
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- Granted
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W44/00—Electrical arrangements for controlling or matching impedance
- H10W44/501—Inductive arrangements
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/075—Connecting or disconnecting of bond wires
- H10W72/07541—Controlling the environment, e.g. atmosphere composition or temperature
- H10W72/07551—Controlling the environment, e.g. atmosphere composition or temperature characterised by changes in properties of the bond wires during the connecting
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/731—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
- H10W90/737—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between a chip and a laterally-adjacent lead frame, conducting package substrate or heat sink
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
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- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は超高周波用電界効果トランジスタに関する。
現在、ＧａＡｓなどの化合物半導体を素材とした電界効
果トランジスタ（以下ＧａＡｓ ＦｈｉＴまたは単に
ＦＦｔＴと称する）が準ミリ波帯およびミリ波帯までの
実用化を目的として研究されている。このような高周波
帯ではチップの容器への実装が特性に大きな影響を与え
るから、チップの性能改善と並行してチップの高周波特
性を低下させない実装およびそれに適したチップの形状
が重要な設計因子となる。
果トランジスタ（以下ＧａＡｓ ＦｈｉＴまたは単に
ＦＦｔＴと称する）が準ミリ波帯およびミリ波帯までの
実用化を目的として研究されている。このような高周波
帯ではチップの容器への実装が特性に大きな影響を与え
るから、チップの性能改善と並行してチップの高周波特
性を低下させない実装およびそれに適したチップの形状
が重要な設計因子となる。
第１図は準ミリ波帯より低い周波数帯、Ｃ帝からＸ帯、
に用いる従来のＧａＡｓ ＰＥＴの構造を示す。セラ
ミックなどの絶縁基板９の上表面（こメタライズ層１０
，１１．１２を設ける。そしてゲート電極１．ソース電
極２．およびドレイン電極３を有するＰＥＴチップ４を
メタライズ部分１１上に鑞で溶着して搭載し、次にワイ
ヤボンディング法を用いて金属細線（ボンディングワイ
ヤ）５゜６．７．８により各電極のボンディングバット
とメタライズ部分とを接続する。メタライズ部分１０゜
１１．１２はそれぞれ入力リード、接地リード。
に用いる従来のＧａＡｓ ＰＥＴの構造を示す。セラ
ミックなどの絶縁基板９の上表面（こメタライズ層１０
，１１．１２を設ける。そしてゲート電極１．ソース電
極２．およびドレイン電極３を有するＰＥＴチップ４を
メタライズ部分１１上に鑞で溶着して搭載し、次にワイ
ヤボンディング法を用いて金属細線（ボンディングワイ
ヤ）５゜６．７．８により各電極のボンディングバット
とメタライズ部分とを接続する。メタライズ部分１０゜
１１．１２はそれぞれ入力リード、接地リード。
出力リードになるが、この部分は面積が広くしかも充分
の厚さのメタライズがされているから高周波特性に影響
しない。しかしボンディングワイヤは細い線であるから
、電気的に抵抗およびインダクタンスをもち、特にソー
ス電極２から接地り−ド１１へのボンディング線６，７
は増幅回路の接地インピーダンスを示し、利得１雑音指
数などの高周波特性を低下させる。このため極力ワイヤ
の長さを短くしなければならないが、この実装ではソー
スを極２と接地リード１１とに高さの段階差があシ、ワ
イヤの長さを短くすることができない。
の厚さのメタライズがされているから高周波特性に影響
しない。しかしボンディングワイヤは細い線であるから
、電気的に抵抗およびインダクタンスをもち、特にソー
ス電極２から接地り−ド１１へのボンディング線６，７
は増幅回路の接地インピーダンスを示し、利得１雑音指
数などの高周波特性を低下させる。このため極力ワイヤ
の長さを短くしなければならないが、この実装ではソー
スを極２と接地リード１１とに高さの段階差があシ、ワ
イヤの長さを短くすることができない。
従ってミリ波帯、準ミリ波帯ではこの実装は不適当であ
る。
る。
上記の改良方法として容器を工夫した公知例を第２図、
第３図に示す。第２図は平面図、第３図（ａ） 、 （
ｂ）は第２図の線Ａ−Ａ’ 、 Ｂ−Ｂ’により接断し
た断面図である。金属台座１３はＡ−Ａ’方向に一定幅
の帯状の突出部１４を有し、その中央位置ＫＦＰ３ＴＦ
ＥＴチップする。さらに突出部１４０ＦｇＴチップ搭載
位置の両側にＦＥＴチップ４の上面と同一面になるよう
に突出部１５が形成されている。この金属台座１３の前
記突出部１４．１５をのぞく部分には、表面にメタライ
ズ部分１６゜１７を設けたセラミック等の絶縁基板１８
．１９が接着されている。そしてボンディングワイヤ５
゜８および６，７によシメメ２イズ部分１６．１７およ
び突出部１５とＦ’ＥＴチップ４の各電極との接続がさ
れている。この改良構造により、ソース電極２と接地リ
ードである金属台座突出部１５とを結ぶワイヤ６．７は
長さが従来よシ格段と短くなシ接地インダクタンスは１
／３程度にまで減少する。しかし複雑な素子容器となる
から高価となるはか）でな（、ＦＥＴチップを搭載する
部分は面積を極力小さくする必要があるから、非常に開
口面の狭い凹窩部にチップをマウントすることになハ組
立歩留を低下させる。さらにチップサイズによシ容器内
部寸法が決定されるから、汎用性のある容器が用いられ
ないという欠点を有する。
第３図に示す。第２図は平面図、第３図（ａ） 、 （
ｂ）は第２図の線Ａ−Ａ’ 、 Ｂ−Ｂ’により接断し
た断面図である。金属台座１３はＡ−Ａ’方向に一定幅
の帯状の突出部１４を有し、その中央位置ＫＦＰ３ＴＦ
ＥＴチップする。さらに突出部１４０ＦｇＴチップ搭載
位置の両側にＦＥＴチップ４の上面と同一面になるよう
に突出部１５が形成されている。この金属台座１３の前
記突出部１４．１５をのぞく部分には、表面にメタライ
ズ部分１６゜１７を設けたセラミック等の絶縁基板１８
．１９が接着されている。そしてボンディングワイヤ５
゜８および６，７によシメメ２イズ部分１６．１７およ
び突出部１５とＦ’ＥＴチップ４の各電極との接続がさ
れている。この改良構造により、ソース電極２と接地リ
ードである金属台座突出部１５とを結ぶワイヤ６．７は
長さが従来よシ格段と短くなシ接地インダクタンスは１
／３程度にまで減少する。しかし複雑な素子容器となる
から高価となるはか）でな（、ＦＥＴチップを搭載する
部分は面積を極力小さくする必要があるから、非常に開
口面の狭い凹窩部にチップをマウントすることになハ組
立歩留を低下させる。さらにチップサイズによシ容器内
部寸法が決定されるから、汎用性のある容器が用いられ
ないという欠点を有する。
本発明の目的は接地インダクタンスの少ない超高周波用
電界トランジスタを提供することにある。
電界トランジスタを提供することにある。
以下本発明について図面を参照して詳細に説明する。第
４図は本発明の一笑施例の平面図である。
４図は本発明の一笑施例の平面図である。
第５図（ａ） 、 ＋ｂ）は第４図の線Ｃ−Ｃ’、Ｄ−
Ｄ’Ｋ よりｍ断した側部断面図である。１３．１４は
一体となっているが、１４は金属台座１３の帯状突起部
であり、電気的には接地リードになる。この帯状の突起
部１４の存在しない部分に、表面にメタライズ部分１６
．１７を設けたセラミック等の絶縁基板１８．１９が接
着されていることは第２図と同じである。しかし突起部
１４だけで突起部１５はないから、第５図（ａ）は第３
図（ａ）と異っている。
Ｄ’Ｋ よりｍ断した側部断面図である。１３．１４は
一体となっているが、１４は金属台座１３の帯状突起部
であり、電気的には接地リードになる。この帯状の突起
部１４の存在しない部分に、表面にメタライズ部分１６
．１７を設けたセラミック等の絶縁基板１８．１９が接
着されていることは第２図と同じである。しかし突起部
１４だけで突起部１５はないから、第５図（ａ）は第３
図（ａ）と異っている。
Ｐ ｈ３ ’Ｉ’チップ２０の構造はゲート電極１．ド
レイン電極２とがボンディングパットを有することは通
常のとおりである。しかしソース電極リード２１はゲー
ト電極１およびドレイン電極２とを結ぶ方向に、両側面
にビームリード形として形成されている。このソース電
極リード２１の一端は機械的にまた電気的にソース電極
に接続され、他端は第５図（ａｔに示すようにＦＰＪＴ
チップ２ｏに沿って垂直におシまげ、さらに再び外方に
水平になるようにおりまける。前記Ｆ Ｂ ’ｌ’チッ
プ２ｏをゲート電極１．ドレイン電極２がＤＤ’線上に
くるように、金職台座１３の突出部１４に配重し、ソー
ス電極＝５− リード２１の他端水平部を熱圧着により機械的に接着す
る。とれによってＦＥ’Ｉ’チップ２ｏが固定された後
に、ゲート電極１．ドレイン１！極２がメタライズ部分
１６．１７にワイヤボンディング法によ多接続される。
レイン電極２とがボンディングパットを有することは通
常のとおりである。しかしソース電極リード２１はゲー
ト電極１およびドレイン電極２とを結ぶ方向に、両側面
にビームリード形として形成されている。このソース電
極リード２１の一端は機械的にまた電気的にソース電極
に接続され、他端は第５図（ａｔに示すようにＦＰＪＴ
チップ２ｏに沿って垂直におシまげ、さらに再び外方に
水平になるようにおりまける。前記Ｆ Ｂ ’ｌ’チッ
プ２ｏをゲート電極１．ドレイン電極２がＤＤ’線上に
くるように、金職台座１３の突出部１４に配重し、ソー
ス電極＝５− リード２１の他端水平部を熱圧着により機械的に接着す
る。とれによってＦＥ’Ｉ’チップ２ｏが固定された後
に、ゲート電極１．ドレイン１！極２がメタライズ部分
１６．１７にワイヤボンディング法によ多接続される。
本発明によれは、ソース電極はＦＥＴチップの両側に幅
の広いビーム・リード形として容器の金属台座に接続さ
れるから極めて接地インピーダンスが低い。
の広いビーム・リード形として容器の金属台座に接続さ
れるから極めて接地インピーダンスが低い。
従ってミリ波ｉｔで良好な低雑音・高利得を有する電界
効果トランジスタを得ることができる。
効果トランジスタを得ることができる。
さらに信頼性の点においても、ＦＥＴチップを固定する
手段として鑞で４００℃程度の高温度でマウントする工
程がなく、ビーム・リードを３００℃で加熱圧着するだ
けであるから、チップの劣化がない、また上記作業は開
口面の狭い凹窩部でなされるものでないから組立歩留は
高い。容器もチ。
手段として鑞で４００℃程度の高温度でマウントする工
程がなく、ビーム・リードを３００℃で加熱圧着するだ
けであるから、チップの劣化がない、また上記作業は開
口面の狭い凹窩部でなされるものでないから組立歩留は
高い。容器もチ。
プの形状に左右されない汎用性のものでよいからコスト
的にも有利である。
的にも有利である。
なお、ＧａＡｓ ＰＥＴを例として説明したが、半６
− 導体の材質としてそれに限るものではない。
− 導体の材質としてそれに限るものではない。
第１図は従来のＧａＡｓ ＰＥＴの平面図、第２図は改
良された公知例の平面図、第３図は第２図の断面図、第
４図は本発明による１実施例の平面図、第５図は第４図
の断面図である。 １・・・・・・ゲート電極、２・・・・・・ソース電極
、３・・・・・・ドレイン電極、４・・・・・・ＦＥ’
ｌ”チップ、５，６，７゜８・・・・・・ボンディング
ワイヤ、１０，１２，１６゜１７・・・・・・メタライ
ズ部分、１３・・・・・・金属台座、１４゜１５・・・
・・・突出部、１８．１９・・・・・・セラミック基板
、２０・・・・・・ＦｇＴチップ、２１・・・・・・ソ
ース電極り−ド〇 ７− 篤 ｆ 口 ￥ ？ 回 ｆ−７，３霞 筒 ４ 圓 篤 Ｓ 図 ？り ７４ ７．３
良された公知例の平面図、第３図は第２図の断面図、第
４図は本発明による１実施例の平面図、第５図は第４図
の断面図である。 １・・・・・・ゲート電極、２・・・・・・ソース電極
、３・・・・・・ドレイン電極、４・・・・・・ＦＥ’
ｌ”チップ、５，６，７゜８・・・・・・ボンディング
ワイヤ、１０，１２，１６゜１７・・・・・・メタライ
ズ部分、１３・・・・・・金属台座、１４゜１５・・・
・・・突出部、１８．１９・・・・・・セラミック基板
、２０・・・・・・ＦｇＴチップ、２１・・・・・・ソ
ース電極り−ド〇 ７− 篤 ｆ 口 ￥ ？ 回 ｆ−７，３霞 筒 ４ 圓 篤 Ｓ 図 ？り ７４ ７．３
Claims (1)
- 半導体チップの上面にソース、ドレインおよびゲートの
各電極を有し、ビーム・リード形のソース電極リードが
ゲート電極とドレイン電極とを結ぶ軸線の両側にソース
電極と一体となって漣成さＣ１該ソース電極リードを容
器の金属台座に接続することによって半導体チップが容
器に固定され４１ことｆｅ特徴とする電界効果トランジ
スタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57128463A JPS5919360A (ja) | 1982-07-23 | 1982-07-23 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57128463A JPS5919360A (ja) | 1982-07-23 | 1982-07-23 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5919360A true JPS5919360A (ja) | 1984-01-31 |
| JPS6325711B2 JPS6325711B2 (ja) | 1988-05-26 |
Family
ID=14985333
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57128463A Granted JPS5919360A (ja) | 1982-07-23 | 1982-07-23 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5919360A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7757605B2 (en) | 2004-04-28 | 2010-07-20 | Brother Kogyo Kabushiki Kaisha | Stamp |
-
1982
- 1982-07-23 JP JP57128463A patent/JPS5919360A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7757605B2 (en) | 2004-04-28 | 2010-07-20 | Brother Kogyo Kabushiki Kaisha | Stamp |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6325711B2 (ja) | 1988-05-26 |
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