JPS59198593A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS59198593A JPS59198593A JP58072883A JP7288383A JPS59198593A JP S59198593 A JPS59198593 A JP S59198593A JP 58072883 A JP58072883 A JP 58072883A JP 7288383 A JP7288383 A JP 7288383A JP S59198593 A JPS59198593 A JP S59198593A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- output
- main amplifier
- address
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、半導体記憶装置に関するもので、例えば、
ＭＯＳＦＥＴ （絶縁ゲート形電界効果トランジスタ）
で構成された複数ビ・ノドからなる情報の書込み及び読
み出しを行うダイナミック型ＲＡＭ（ランダム・アクセ
ス・メモリ）に有効な技術に関するものである。
ＭＯＳＦＥＴ （絶縁ゲート形電界効果トランジスタ）
で構成された複数ビ・ノドからなる情報の書込み及び読
み出しを行うダイナミック型ＲＡＭ（ランダム・アクセ
ス・メモリ）に有効な技術に関するものである。
例えば、従来のダイナミック型ＲＡＭは、×１ビット構
成のものであったが、用途の拡大に伴いｘ４．ｘ３ビッ
トのような複数ビットのデータ信号を並列的に書込み／
読み出すような多様化が必要となっている。このように
複数ビットの読み出しにおいては、次のような問題が発
生することが本願発明者等によって明らかとされた。
成のものであったが、用途の拡大に伴いｘ４．ｘ３ビッ
トのような複数ビットのデータ信号を並列的に書込み／
読み出すような多様化が必要となっている。このように
複数ビットの読み出しにおいては、次のような問題が発
生することが本願発明者等によって明らかとされた。
すなわち、メモリアレイからの読み出し信号を増幅する
メインアンプ又は比較的大きな負荷を駆動する出カバソ
ファには、その動作タイミング時に比較的大きな電流を
流すものである。したがって、ｘ４．ｘ１３ビットのよ
うなデータ信号を送出する場合には、４個ないし８個も
のメインアンプ又は出力バッファが同時に動作するもの
であるので、電源線に大きなノイズ（接地電位が高く、
電源電圧が低くなる）が発生してしまうものとなる。
メインアンプ又は比較的大きな負荷を駆動する出カバソ
ファには、その動作タイミング時に比較的大きな電流を
流すものである。したがって、ｘ４．ｘ１３ビットのよ
うなデータ信号を送出する場合には、４個ないし８個も
のメインアンプ又は出力バッファが同時に動作するもの
であるので、電源線に大きなノイズ（接地電位が高く、
電源電圧が低くなる）が発生してしまうものとなる。
このようなノイズが発生すると１例えばグイナミツク型
ＲＡＭにおいては書込みデータを入力するタイミングと
は＼゛一致して、書込むべきデータ信号のハイレベル／
ロウレベルの識別を行う基準電圧を大きく変動させて誤
動作してしまう。
ＲＡＭにおいては書込みデータを入力するタイミングと
は＼゛一致して、書込むべきデータ信号のハイレベル／
ロウレベルの識別を行う基準電圧を大きく変動させて誤
動作してしまう。
この発明の目的は、電源線に発生するノイズを低減させ
ることのできる半導体記憶装置を提供することにある。
ることのできる半導体記憶装置を提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、各メモリマットからメインアンプ及び／又は
データ出カバソファを接続する信号線における信号伝達
時間に応じた時間差をもって上記メインアンプ及び／又
はデータ出カバソファの動作タイミングを設定すること
によって、電源線に発生するノイズの低減を達成するも
のである。
データ出カバソファを接続する信号線における信号伝達
時間に応じた時間差をもって上記メインアンプ及び／又
はデータ出カバソファの動作タイミングを設定すること
によって、電源線に発生するノイズの低減を達成するも
のである。
複数ビットの信号を少なくとも読み出す半導体記憶装置
において、出力バッファの動作タイミングをずらすこと
により、電源線に流れる電流のピーク値を緩和させこと
によって、電源線に発生するノイズの低減を達成するも
のである。
において、出力バッファの動作タイミングをずらすこと
により、電源線に流れる電流のピーク値を緩和させこと
によって、電源線に発生するノイズの低減を達成するも
のである。
第１図には、約１６ＫＸ４ビツト構成のダイナミック型
ＲＡＭ集積回路（以下、ＩＣと称する）の内部構成を示
している。
ＲＡＭ集積回路（以下、ＩＣと称する）の内部構成を示
している。
上記約１６にビットのメモリセルは、それぞれ１２８列
（ロウ）Ｘ１２８行（カラム）＝１６゜３８４ビツト（
１６にビット）の記憶容量を持つ４個のメモリアレイ
（メモリマット）Ｍｌ〜Ｍ４に分けて配列される。この
図における主要なブロックは、実際の幾何学的な配置に
合わせて描かれている。
（ロウ）Ｘ１２８行（カラム）＝１６゜３８４ビツト（
１６にビット）の記憶容量を持つ４個のメモリアレイ
（メモリマット）Ｍｌ〜Ｍ４に分けて配列される。この
図における主要なブロックは、実際の幾何学的な配置に
合わせて描かれている。
各メモリアレイＭ１〜Ｍ４のロウ系アドレス選択線（ワ
ード線）には、アドレス信号ＡＸＯ〜ＡＸｌに基づいて
ロウデコーダＲ−ＤＣＨによって形成された１２８通り
のデコード出力信号が印加される。
ード線）には、アドレス信号ＡＸＯ〜ＡＸｌに基づいて
ロウデコーダＲ−ＤＣＨによって形成された１２８通り
のデコード出力信号が印加される。
カラムデコーダＣ−ＤＣＲは、アドレス信号ＡＹＯ〜Ａ
Ｙｉに基づいて１２８通りのデコード出力信号を送出す
る。このカラム選択用デコード出力信号は、カラムスイ
ッチ回路ＣＷに伝えられることによって、各メモリアレ
イＭ １−Ｍ ４のデータ線と共通データ線とを接続す
ることによって、１対の相補データ線の選択を行う。
Ｙｉに基づいて１２８通りのデコード出力信号を送出す
る。このカラム選択用デコード出力信号は、カラムスイ
ッチ回路ＣＷに伝えられることによって、各メモリアレ
イＭ １−Ｍ ４のデータ線と共通データ線とを接続す
ることによって、１対の相補データ線の選択を行う。
アドレスバッファＡＤＨは、マルチプレックスされたそ
れぞれの外部アドレス信号ＡＸＯ〜ＡＸｉとＡＹＯ〜Ａ
Ｙｉを相補対アドレス信号（外部アドレス信号に対応し
たアドレス信号とそれに対して位相反転されたアドレス
信号）に加工形成し、ＩＣチップ内の動作に合わせたタ
イミング信号に従って上記ロウデコーダＲ−ＤＣＲとカ
ラムデコーダＣ−ＤＣＨに送出する。なお、特に制限さ
れないが、上記ロウデコーダＲ−ＤＣＲには、スイッチ
回路ＳＷを介して上記マルチプレックスされた相補対ア
ドレス信号を入力した後、このスイッチ回路ＳＷを開く
ことによって、後に加工形成されるカラムアドレス信号
との分離を行うものである。このようにすることによっ
て、相補対アドレス信号を伝達する配線の共用化が図ら
れ、配線数及び占有面積を約半分にすることができる。
れぞれの外部アドレス信号ＡＸＯ〜ＡＸｉとＡＹＯ〜Ａ
Ｙｉを相補対アドレス信号（外部アドレス信号に対応し
たアドレス信号とそれに対して位相反転されたアドレス
信号）に加工形成し、ＩＣチップ内の動作に合わせたタ
イミング信号に従って上記ロウデコーダＲ−ＤＣＲとカ
ラムデコーダＣ−ＤＣＨに送出する。なお、特に制限さ
れないが、上記ロウデコーダＲ−ＤＣＲには、スイッチ
回路ＳＷを介して上記マルチプレックスされた相補対ア
ドレス信号を入力した後、このスイッチ回路ＳＷを開く
ことによって、後に加工形成されるカラムアドレス信号
との分離を行うものである。このようにすることによっ
て、相補対アドレス信号を伝達する配線の共用化が図ら
れ、配線数及び占有面積を約半分にすることができる。
このことは、アドレスバッファ回路においても同様であ
る。
る。
センスアンプＳＡは、各メモリアレイＭ１〜Ｍ４のワー
ド線選択動作によって、そのデータ線に現れたメモリセ
ルからの読み出し信号をセンスする増幅回路である。
ド線選択動作によって、そのデータ線に現れたメモリセ
ルからの読み出し信号をセンスする増幅回路である。
また、上記カラムスイッチ回路ｃｗを通した信号は、同
図の上部に配置されたメインアンプＭＡ１〜ＭＡ４まで
共通データ線ＣＤによって伝達される。そして、読み出
し動作においては、各メインアンプＭＡＩ〜ＭＡ４の出
力信号が各入出力回路■０１〜１０４にそれぞれ伝えら
れる。なお、書込み動作にあっては、上記入出力回路１
０１〜Ｉ０４で形成された書込み信号が直接に上記共通
データ線ＣＤに伝えられる（図示せず）。
図の上部に配置されたメインアンプＭＡ１〜ＭＡ４まで
共通データ線ＣＤによって伝達される。そして、読み出
し動作においては、各メインアンプＭＡＩ〜ＭＡ４の出
力信号が各入出力回路■０１〜１０４にそれぞれ伝えら
れる。なお、書込み動作にあっては、上記入出力回路１
０１〜Ｉ０４で形成された書込み信号が直接に上記共通
データ線ＣＤに伝えられる（図示せず）。
この実施例では、上記メインアンプＭＡＩ〜ＭＡ４と、
各メモリアレイＭ１〜Ｍ４とを接続する配線、言い換え
れば共通データ線ＣＤの配線長が異なることに着目し、
各メモリアレイＭｌ−Ｍ４の１つのメモリセルの読み出
し信号が上記メインアンプＭｌ〜Ｍ４に伝えられるまで
の信号伝播遅延時間に応じた時間ｉｔｄをもって、メイ
ンアンプの動作タイミング信号φｍａｌとφｍａ２を形
成するものである。
各メモリアレイＭ１〜Ｍ４とを接続する配線、言い換え
れば共通データ線ＣＤの配線長が異なることに着目し、
各メモリアレイＭｌ−Ｍ４の１つのメモリセルの読み出
し信号が上記メインアンプＭｌ〜Ｍ４に伝えられるまで
の信号伝播遅延時間に応じた時間ｉｔｄをもって、メイ
ンアンプの動作タイミング信号φｍａｌとφｍａ２を形
成するものである。
すなわち、第２図のタイミング図に示すように、メモリ
アレイＭｌ、Ｍ２のようにメインアンプＭＡｌ、ＭＡ２
との距離が短い場合、そのメインアンプＭＡ１．ＭＡ２
にはタイミング信号φｍａｌを供給する。一方、メモリ
アレイＭ３．Ｍ４のようにメインアンプＭＡ３．ＭＡ４
との距離が長い場合、そのメインアンプＭＡ３．ＭＡ４
には、上記タイミング信号φｍａｌより上記時間差ｔｄ
だけ遅れたタイミング信号φｍａ２を供給するものであ
る。
アレイＭｌ、Ｍ２のようにメインアンプＭＡｌ、ＭＡ２
との距離が短い場合、そのメインアンプＭＡ１．ＭＡ２
にはタイミング信号φｍａｌを供給する。一方、メモリ
アレイＭ３．Ｍ４のようにメインアンプＭＡ３．ＭＡ４
との距離が長い場合、そのメインアンプＭＡ３．ＭＡ４
には、上記タイミング信号φｍａｌより上記時間差ｔｄ
だけ遅れたタイミング信号φｍａ２を供給するものであ
る。
また、入出力回路ＩＯ１〜１０４の動作タイミングも上
記同様に２種類のタイミング信号φｏ１とφｏ２が用い
られる。
記同様に２種類のタイミング信号φｏ１とφｏ２が用い
られる。
この実施例では、４ビツトのデータＤ１〜Ｄ４を読み出
す時、メインアンプＭＡＩ、ＭＡ２とメインアンプＭＡ
３．ＭＡ４とが時間ｔｄだけ差をもって動作するので、
例えば回路の接地線の電位ＶｓｓＯ）変動は、同図に示
すように２つのピークに分担されるから全電流を２分割
（平均化）できることによって、低減されたものとなる
。また、メインアンプＭＡの増幅動作を待って遅れて動
作を開始する入出力回路１０１〜１０４によって発生す
るノイズレベルも２つのピークに分担されることによっ
て上記同様に平均化されるものとなる。
す時、メインアンプＭＡＩ、ＭＡ２とメインアンプＭＡ
３．ＭＡ４とが時間ｔｄだけ差をもって動作するので、
例えば回路の接地線の電位ＶｓｓＯ）変動は、同図に示
すように２つのピークに分担されるから全電流を２分割
（平均化）できることによって、低減されたものとなる
。また、メインアンプＭＡの増幅動作を待って遅れて動
作を開始する入出力回路１０１〜１０４によって発生す
るノイズレベルも２つのピークに分担されることによっ
て上記同様に平均化されるものとなる。
このことは、電源電圧供給線Ｖｃｅ側に発生するノイズ
にっていも同様である。
にっていも同様である。
（１）この実施例では、比較的大きな電流を流す必要の
ある複数のメインアンプ及びデータ出カバソファが同時
に動作することなく、その入力信号の時間差に応じて時
系列的動作させることによって、電源線に発生するノイ
ズを最小に抑えることができるという効果が得られる。
ある複数のメインアンプ及びデータ出カバソファが同時
に動作することなく、その入力信号の時間差に応じて時
系列的動作させることによって、電源線に発生するノイ
ズを最小に抑えることができるという効果が得られる。
（２）上記＋１１により、電源線に発生するノイズを低
減出来るから、例えば読み出しに続いて書込みを行う時
、書込みデータ入力の判定において、基準電圧の安定化
等の作用によって、電源動作マージンの拡大を図ること
ができるという効果が得られる。
減出来るから、例えば読み出しに続いて書込みを行う時
、書込みデータ入力の判定において、基準電圧の安定化
等の作用によって、電源動作マージンの拡大を図ること
ができるという効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、複数ビットは
、４．８ビツト等必要に応じて種々の変形を採ることが
できる。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、複数ビットは
、４．８ビツト等必要に応じて種々の変形を採ることが
できる。
また、メインアンプを各メモリアレイに近接して設ける
場合には、メインアンプと入出力回路間の配線長差に従
って入出力回路のみを前記のように時間差をもって動作
させるようにすればよい。
場合には、メインアンプと入出力回路間の配線長差に従
って入出力回路のみを前記のように時間差をもって動作
させるようにすればよい。
以上本発明者によってなされた発明をその背景となった
利用分野であるダイナミック型ＲＡＭに適用した場合つ
いて説明したが、それに限定されるものではなく、例え
ば、スタテイ、り型ＲＡＭあるいはプログラマブルＲＯ
Ｍ （リード・オンリー・メモリ）にあっても、上述の
ように複数のメ ゛モリアレイとこれに対応してメイ
ンアンプ又は出力回路が設けられるとともに、信号伝播
遅延時間差が生じるようなレイアウトを持つことを条件
として広く適用することができる。
利用分野であるダイナミック型ＲＡＭに適用した場合つ
いて説明したが、それに限定されるものではなく、例え
ば、スタテイ、り型ＲＡＭあるいはプログラマブルＲＯ
Ｍ （リード・オンリー・メモリ）にあっても、上述の
ように複数のメ ゛モリアレイとこれに対応してメイ
ンアンプ又は出力回路が設けられるとともに、信号伝播
遅延時間差が生じるようなレイアウトを持つことを条件
として広く適用することができる。
第１図は、この発明の一実施例を示す内部構成ブロック
図、 第２図は、その動作を説明するためのタイミング図であ
る。 Ｍ１〜Ｍ４・・メモリアレイ、ＳＡ・・センスアンプ、
ＡＤＢ・・アドレスバッファ、ｃｗ・・カラムスイッチ
、Ｒ−ＤＣＲ・・ロウアドレスデコーダ、Ｃ−ＤＣＲ・
・カラムアドレスデコーダ。
図、 第２図は、その動作を説明するためのタイミング図であ
る。 Ｍ１〜Ｍ４・・メモリアレイ、ＳＡ・・センスアンプ、
ＡＤＢ・・アドレスバッファ、ｃｗ・・カラムスイッチ
、Ｒ−ＤＣＲ・・ロウアドレスデコーダ、Ｃ−ＤＣＲ・
・カラムアドレスデコーダ。
Claims (1)
- 【特許請求の範囲】 １、メモリアレイが複数マットに配置され、上記マット
数に応じたビット数のデータを記憶する半導体記憶装置
において、上記各メモリマントと出力信号を形成するメ
インアンプ及び／又はデータ出カバソファとを接続する
信号線における信号伝播遅延時間に応じた時間差をもっ
て上記メインアンプ及び／又はデータ出カバソファの動
作タイミングを設定することを特徴とする半導体記憶装
置。 ２、上記半導体記憶装置は、ダイナミ・ツク型ＲＡＭで
あることを特徴とする特許請求の範囲第１項記載の半導
体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58072883A JPS59198593A (ja) | 1983-04-27 | 1983-04-27 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58072883A JPS59198593A (ja) | 1983-04-27 | 1983-04-27 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59198593A true JPS59198593A (ja) | 1984-11-10 |
Family
ID=13502173
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58072883A Pending JPS59198593A (ja) | 1983-04-27 | 1983-04-27 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59198593A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62192086A (ja) * | 1986-02-18 | 1987-08-22 | Matsushita Electronics Corp | 半導体記憶装置 |
-
1983
- 1983-04-27 JP JP58072883A patent/JPS59198593A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62192086A (ja) * | 1986-02-18 | 1987-08-22 | Matsushita Electronics Corp | 半導体記憶装置 |
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