JPS59198748A - マルチチツプ半導体装置 - Google Patents
マルチチツプ半導体装置Info
- Publication number
- JPS59198748A JPS59198748A JP58073144A JP7314483A JPS59198748A JP S59198748 A JPS59198748 A JP S59198748A JP 58073144 A JP58073144 A JP 58073144A JP 7314483 A JP7314483 A JP 7314483A JP S59198748 A JPS59198748 A JP S59198748A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor
- chip
- semiconductor chip
- semiconductor substrate
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/811—Multiple chips on leadframes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はマルチチップ半導体装置に関するものである。
一般に、ラジオ、テレビ等の通信系におして入出力信号
の安定化および同調装置には、ＰＬＬ（フェイズロック
ドルー１９回路が用いられており、これはスペースファ
クター等積々の点から集積化することが好ましく、特に
スプリアスの抑制のためにＣ−ＭＯＳロジック回路を利
用するのが好まし込。そしてこのＰＬＬ回路の前段には
ブリスケＬ（エミッタカップルドロジック）回路が用い
られている。
の安定化および同調装置には、ＰＬＬ（フェイズロック
ドルー１９回路が用いられており、これはスペースファ
クター等積々の点から集積化することが好ましく、特に
スプリアスの抑制のためにＣ−ＭＯＳロジック回路を利
用するのが好まし込。そしてこのＰＬＬ回路の前段には
ブリスケＬ（エミッタカップルドロジック）回路が用い
られている。
従来に、おいては、ＥＣＬ回路とＰＬＬ回路とはそれぞ
れ別個のパッケージに収納されており、これらをプリン
ト基板上にて結線して受（送）倍回路を構成して因だ。
れ別個のパッケージに収納されており、これらをプリン
ト基板上にて結線して受（送）倍回路を構成して因だ。
そのため７ペースフアクターの点で不利であシ、また外
部結線のためノイズが混入し易いという欠点があった。
部結線のためノイズが混入し易いという欠点があった。
そこで本発明者は両回路を一つのパッケージに収納する
ことによって上記欠点を除去しようと試みたが、その際
以下のような問題点に行き当たった。
ことによって上記欠点を除去しようと試みたが、その際
以下のような問題点に行き当たった。
Ｃ−ｊ半導体チップはそのｎ型半導体基板を接地電位（
ＶＤＤ）とし、Ｐウェルを負の電位（ＶＳＳ）として動
作させるものである。一方、バイポーラ型半導体チップ
ではＰ型半導体基板にＮエピタキシャル層を作るため、
半導体基板を接地電位とし、正の電位（Ｖｃａ）を拡散
層から取シ出している。すなわち、下表。１に示すよう
にバイポーラ型半導体チツンとＣ−Ｍ ＯＳ型半導体チ
ップとでは動作電圧の極性が異なるのである。
ＶＤＤ）とし、Ｐウェルを負の電位（ＶＳＳ）として動
作させるものである。一方、バイポーラ型半導体チップ
ではＰ型半導体基板にＮエピタキシャル層を作るため、
半導体基板を接地電位とし、正の電位（Ｖｃａ）を拡散
層から取シ出している。すなわち、下表。１に示すよう
にバイポーラ型半導体チツンとＣ−Ｍ ＯＳ型半導体チ
ップとでは動作電圧の極性が異なるのである。
上記２つの半導体チップを一つのパッケージに収納する
場合、接地用電極としても使用される金属等のダイパッ
ドに直接固定したのでは両回路は動作結合をしなくなっ
てしまう。
場合、接地用電極としても使用される金属等のダイパッ
ドに直接固定したのでは両回路は動作結合をしなくなっ
てしまう。
しかも３電源を必要としてしまうのである。
そこで本発明は動作電圧の極性が異なる複数の半導体チ
ップの半導体基板を互いに絶縁して一体にモールドする
ことによりスペースツーアフター等を改善するとともに
内部結線によｐ２電源ですむようにしたものである。
ップの半導体基板を互いに絶縁して一体にモールドする
ことによりスペースツーアフター等を改善するとともに
内部結線によｐ２電源ですむようにしたものである。
以下本発明の一笑軸例を図面に麦づいて説明する。第１
図に、おいて、金属板をプレスで打ち抜いて形成したリ
ードフレーム】の取付部２＃３にそれぞれバイポーラ型
ＢＣＬ回路の半導体チップ４およびＣ−ＭＯ８型ＰＬＬ
回路の半導体チップ５を固着し、各半導体チップ４，５
の間でワイヤボンディングを行なうとともにそれぞれの
電極から対応するリード部６にワイヤボンディングを行
なう。このとき半導体チップ４０半導体基板と半導体チ
ップ５のＶＳＳとを接続すべく取付部２と半導体チップ
５のＶ８１１とを結線する。また半導体チップ４のＶａ
ａと半導体チップ５０半導体基板とを接続すべ（Ｖｃａ
と取付部３とを結線する。
図に、おいて、金属板をプレスで打ち抜いて形成したリ
ードフレーム】の取付部２＃３にそれぞれバイポーラ型
ＢＣＬ回路の半導体チップ４およびＣ−ＭＯ８型ＰＬＬ
回路の半導体チップ５を固着し、各半導体チップ４，５
の間でワイヤボンディングを行なうとともにそれぞれの
電極から対応するリード部６にワイヤボンディングを行
なう。このとき半導体チップ４０半導体基板と半導体チ
ップ５のＶＳＳとを接続すべく取付部２と半導体チップ
５のＶ８１１とを結線する。また半導体チップ４のＶａ
ａと半導体チップ５０半導体基板とを接続すべ（Ｖｃａ
と取付部３とを結線する。
しかる後に樹脂によって一体にモールドし、破線部分を
切断するものである。
切断するものである。
こうして半導体チップ４，５が、互いに絶縁された取付
部２．３上に固定され、しかも両者を２電源で駆動する
ことができるのである。
部２．３上に固定され、しかも両者を２電源で駆動する
ことができるのである。
第２図は他の実施例を示し、半導体チップ（バイポーラ
型１１ＣＣＬ回路〕４は銀ペーストあるいは金シリコン
共晶法等によって廊′区的にダイパッド７に接着してあ
や、半導体チップ（Ｃ−ＭＯ８型ＰＬＬ回路）５は絶縁
性接着剤によって上記ダイパッド７に絶縁して接着しで
ある。したがって、半導体チップ４，５の各半導体基板
は互い［７Ｈ気的１で絶縁されて共通のダイパッド上に
固定される。
型１１ＣＣＬ回路〕４は銀ペーストあるいは金シリコン
共晶法等によって廊′区的にダイパッド７に接着してあ
や、半導体チップ（Ｃ−ＭＯ８型ＰＬＬ回路）５は絶縁
性接着剤によって上記ダイパッド７に絶縁して接着しで
ある。したがって、半導体チップ４，５の各半導体基板
は互い［７Ｈ気的１で絶縁されて共通のダイパッド上に
固定される。
そして上記と同様に半導体チップ４の半導体基板と半導
体チップ５のＶＳＳを接続するとともに半導体チップ５
のＶａａと半導体チップ５の半導体基板を接続し、他の
必要なワイヤボンディングを行なった後一体にモールド
するものである。
体チップ５のＶＳＳを接続するとともに半導体チップ５
のＶａａと半導体チップ５の半導体基板を接続し、他の
必要なワイヤボンディングを行なった後一体にモールド
するものである。
なお半導体チップ４を絶縁性接着剤で固定し、半導体チ
ップ５を導電的に固定するようにしてもよいし、両生導
体チップを絶縁性接着剤によって固定するようにしても
より０ ただし、バイポーラ型半導体チップはその半導体基板底
面を接地するのが望ましく、しかもＣ−ＭＯ８型半導体
チップではＶＤＤ線はチップ上面から取シ出すことが容
易でＶＤＤ線に流れる電流も小さいので、第２図の実施
例で示したように構成するのが最も好ましい。
ップ５を導電的に固定するようにしてもよいし、両生導
体チップを絶縁性接着剤によって固定するようにしても
より０ ただし、バイポーラ型半導体チップはその半導体基板底
面を接地するのが望ましく、しかもＣ−ＭＯ８型半導体
チップではＶＤＤ線はチップ上面から取シ出すことが容
易でＶＤＤ線に流れる電流も小さいので、第２図の実施
例で示したように構成するのが最も好ましい。
なお上記の実施例ではＥ ＣＪ、回路とＰＬＬ回路につ
いて述べたが、これに限るものではなく、動作電圧の極
性が異なるバイボーヲ型半導体チップとＣ−Ｍ ＯＳ型
半導体チップであれば何にでも適用できるものである。
いて述べたが、これに限るものではなく、動作電圧の極
性が異なるバイボーヲ型半導体チップとＣ−Ｍ ＯＳ型
半導体チップであれば何にでも適用できるものである。
以上のように本発明によれば、パッケージ数が減少する
とともに２電源ですむため低コスト化が図れ、スペース
ファクターが改良される。しかも外部配線が減少するた
め信頼性が向上し、ノイズによる影響を受は難くなる。
とともに２電源ですむため低コスト化が図れ、スペース
ファクターが改良される。しかも外部配線が減少するた
め信頼性が向上し、ノイズによる影響を受は難くなる。
因みに配線距離の短縮等の理由によってスプリアスがか
なジ改善されることが実験によって確認された。
なジ改善されることが実験によって確認された。
第１図は本発明の一実施例を示した斜視図、第２図は他
の実施例を示した正面図である。 ２．３・・取付部 ４，５轡９半導体チップ７・・ダイ
パッド 以 上 出願人 日本グレシジョン・サーキツツ株式会社代理
人 弁理士 最 上 務 第１図 第２図
の実施例を示した正面図である。 ２．３・・取付部 ４，５轡９半導体チップ７・・ダイ
パッド 以 上 出願人 日本グレシジョン・サーキツツ株式会社代理
人 弁理士 最 上 務 第１図 第２図
Claims (1)
- 【特許請求の範囲】 Ｉｌｌ 半導体基板が接地電位で他方の電源電位が負
の第１の半導体チップと、半導体基板が接地電位で他方
の電源電位が正の第２の半導体チップとを一体にモール
ドして収納する半導体装置において、 第１の半導体チップの半導体基板と第２の半導体チップ
の半導体基板とは電気的に絶縁して固定してあ、す、 第１の半導体チップの接地電位と第２の半導体基板の他
方の電源電位とが同電位になるように結線しであるとと
もに第１の半導体チップの他方の電源電位と第２の半導
体チップの接地電位とが同電位になるように結線しであ
ることを特徴とするマルチチップ半導体装置。 はそれぞれ電気的に絶縁された金属板上に固定されてい
るものである特許請求の範囲第１項記載のマルチチップ
半導体装置。 ＋３１ 第１の半導体チップおよび第２の半導体チッ
プは共通の金属板上に固定されており、かつ少なくとも
いずれか一方が絶縁性薄膜を介して固定されているもの
である特許請求の範囲第１項記載のマルチチップ半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58073144A JPS59198748A (ja) | 1983-04-26 | 1983-04-26 | マルチチツプ半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58073144A JPS59198748A (ja) | 1983-04-26 | 1983-04-26 | マルチチツプ半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59198748A true JPS59198748A (ja) | 1984-11-10 |
Family
ID=13509706
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58073144A Pending JPS59198748A (ja) | 1983-04-26 | 1983-04-26 | マルチチツプ半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59198748A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5021449B1 (ja) * | 1966-04-18 | 1975-07-23 |
-
1983
- 1983-04-26 JP JP58073144A patent/JPS59198748A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5021449B1 (ja) * | 1966-04-18 | 1975-07-23 |
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