JPS59200460A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS59200460A JPS59200460A JP58074983A JP7498383A JPS59200460A JP S59200460 A JPS59200460 A JP S59200460A JP 58074983 A JP58074983 A JP 58074983A JP 7498383 A JP7498383 A JP 7498383A JP S59200460 A JPS59200460 A JP S59200460A
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- JP
- Japan
- Prior art keywords
- region
- base
- nitride film
- impurity
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/641—Combinations of only vertical BJTs
- H10D84/642—Combinations of non-inverted vertical BJTs of the same conductivity type having different characteristics, e.g. Darlington transistors
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置１％に選択酸化技術音用いた半導体
装置の製造方法に関する。
装置の製造方法に関する。
半導体集積回路（ＩＣ）の中ＶＣ種々の特注金有するト
ランジスタを形■する場合、原理的には必要とする領域
を形成するために条件を変えて伺回でも不純物をイオン
注入法や熱拡散法全利用して選択的に導入すれはよい。
ランジスタを形■する場合、原理的には必要とする領域
を形成するために条件を変えて伺回でも不純物をイオン
注入法や熱拡散法全利用して選択的に導入すれはよい。
しかし、実際問題としてはそう多数回の処理を行なうこ
とは難しく、また、不純物の導入工程が増えれば、増え
るほど。
とは難しく、また、不純物の導入工程が増えれば、増え
るほど。
ＩＣの品質及び製造歩留りが大幅に低下する。したがっ
て、各トランジスタの太＠ざを変えて設計するだけで、
各トランジスタはなるべく同一工程で製造するのが普通
である。その場合（Ｃは各トランジスタの特注を大幅ｒ
ｃ変えることは困難である。
て、各トランジスタの太＠ざを変えて設計するだけで、
各トランジスタはなるべく同一工程で製造するのが普通
である。その場合（Ｃは各トランジスタの特注を大幅ｒ
ｃ変えることは困難である。
例えば、を流増幅率や耐圧などは、ペース及びエミッタ
の拡散条件が同一ならば、ベース幅もほぼ同じになり各
トランジスタとも同様な特注を示すこと（なり設計の自
由度がきわめて小さくなる。
の拡散条件が同一ならば、ベース幅もほぼ同じになり各
トランジスタとも同様な特注を示すこと（なり設計の自
由度がきわめて小さくなる。
また、１個の半導体集積回路の中に通常のバイポーラト
ランジスタと集積注入論理回路（Ｉｎｔｅｇｒａｔｅｄ
Ｉｎｊｅｃｔｉｏｎ Ｌｏｇｉｃ：ＩＩＬ） ｆ−緒
に作り込む場合１両者の垂直形トランジスタを同一の不
純物工程で作ったのでは所望の％注を得ることが極めて
困難でらる。
ランジスタと集積注入論理回路（Ｉｎｔｅｇｒａｔｅｄ
Ｉｎｊｅｃｔｉｏｎ Ｌｏｇｉｃ：ＩＩＬ） ｆ−緒
に作り込む場合１両者の垂直形トランジスタを同一の不
純物工程で作ったのでは所望の％注を得ることが極めて
困難でらる。
さらにまた、ＭＯＳ）ランジメタの閾値は、ゲート酸化
膜、イオン注入エネルギー、注入量が同一ならば、基板
中の不純物濃度も同じ／Ｃなり、閾値が同じになって各
トランジスタとも同様なｓａを示すことになり、設計の
自由度が極めて小さくなる。さらに、アナログＭＯ８回
路とデジタルＭＯ８回路と同一チップに作り込む場合、
同一不純物工程で作ったのでは所望の％註を得ることが
困難である。
膜、イオン注入エネルギー、注入量が同一ならば、基板
中の不純物濃度も同じ／Ｃなり、閾値が同じになって各
トランジスタとも同様なｓａを示すことになり、設計の
自由度が極めて小さくなる。さらに、アナログＭＯ８回
路とデジタルＭＯ８回路と同一チップに作り込む場合、
同一不純物工程で作ったのでは所望の％註を得ることが
困難である。
本発明の目的は、不純物導入工程を増加させることなく
、半導体装置内に複数種のバイポーラトランジスタ、ｔ
たはＭＯＳトランジスタ、またはトランジスタとＩＩＬ
素子とをそれぞれ所望の特注をもつように形成すること
ができる製造方法を提供するものである。
、半導体装置内に複数種のバイポーラトランジスタ、ｔ
たはＭＯＳトランジスタ、またはトランジスタとＩＩＬ
素子とをそれぞれ所望の特注をもつように形成すること
ができる製造方法を提供するものである。
本発明は、複数種のトランジスタやｌｉＬ素子のベース
領域又はＭＯＳトランジスタのゲート領域を形成する際
に、半導体基板全選択酸化するのに用いた窒化膜をある
ベース領域またはゲート領域では除去し、他のベース領
域またはゲート領域上に残したままで不純物導入全行な
うことｉ’ｃ、ｃす。
領域又はＭＯＳトランジスタのゲート領域を形成する際
に、半導体基板全選択酸化するのに用いた窒化膜をある
ベース領域またはゲート領域では除去し、他のベース領
域またはゲート領域上に残したままで不純物導入全行な
うことｉ’ｃ、ｃす。
それぞれの素子に必要な不純物濃度ないし接合の深さを
もつベース領域またはそれぞれの素子に必要な閾値を有
するＭＯＳトランジスタを形＠することｔ″−特徴とす
るものである。
もつベース領域またはそれぞれの素子に必要な閾値を有
するＭＯＳトランジスタを形＠することｔ″−特徴とす
るものである。
以下、実施例にもとづき本発明全図面によって詳細に説
明する。
明する。
第１図は本発明の一実流側全示すものであり。
まずＰ形シリコン基板１（マ纏込層２全形成した後、Ｎ
形エピタキシャル層３を形成して絶縁領域４を形成し、
窒化膜５（１００ＯＡ−）をマスクに基板を選択に酸化
して酸化膜６（１，３μ〜）全形成する（第１図（ａ）
） 。
形エピタキシャル層３を形成して絶縁領域４を形成し、
窒化膜５（１００ＯＡ−）をマスクに基板を選択に酸化
して酸化膜６（１，３μ〜）全形成する（第１図（ａ）
） 。
次に、高耐圧、低ｈＰＢのトランジスタ１００のペース
領域上の窒化膜５−１’に除去し、 １１１．のトラン
ジスタ２００のベース領域上の窒化膜５−２は残したま
ま、レジスト８等をマスクにベース領域にイオン注入法
により例えば８Ｑｌ（ｅｖ、 １ｘ１０ｃｍの条件でｐ
形不純物（例えばボロン）を導入してベース領域９．９
’ｔ−同時形成する（第１図（ｂ） ） ｏベース領域
９は、直接まｔはパッド酸化膜等の極めて薄い（〜５０
０Ａ）酸化膜を通した不純物導入により、ベース領域９
′は厚い窒化膜（１００ＯＡ−）を介した開成の不純物
導入ｌＣｊりそれぞれ形成される。
領域上の窒化膜５−１’に除去し、 １１１．のトラン
ジスタ２００のベース領域上の窒化膜５−２は残したま
ま、レジスト８等をマスクにベース領域にイオン注入法
により例えば８Ｑｌ（ｅｖ、 １ｘ１０ｃｍの条件でｐ
形不純物（例えばボロン）を導入してベース領域９．９
’ｔ−同時形成する（第１図（ｂ） ） ｏベース領域
９は、直接まｔはパッド酸化膜等の極めて薄い（〜５０
０Ａ）酸化膜を通した不純物導入により、ベース領域９
′は厚い窒化膜（１００ＯＡ−）を介した開成の不純物
導入ｌＣｊりそれぞれ形成される。
したがって１両方のベース領域の全不純物量及びコレク
ターペース接合の深さが異なる。このようｒｃ、コレク
タ・ベース飯台の深さを同一の不純物導入工程でそれぞ
れ変えることができる。
ターペース接合の深さが異なる。このようｒｃ、コレク
タ・ベース飯台の深さを同一の不純物導入工程でそれぞ
れ変えることができる。
′ｖＣｒｃ 、全面の窒化膜５ｖｆ−除去し、窒化膜の
パッド酸化膜會妊らに除去した後、多結晶シリコン層１
０を厚さ０．５μで形成し１選択酸化した後Ｐ形不純物
及びＮ形不純物全それぞれ拡散しエミッタ１１、ペース
９１ コレクタ１２’ｔそれぞれ形成する（第１図（
Ｃ） ） ｏ最後に、電極（図示せず）を形成すれば互
い（％註の異なる２種のＮｌ’Ｎバイポーラトランジス
タを含む半導体装置ができる。
パッド酸化膜會妊らに除去した後、多結晶シリコン層１
０を厚さ０．５μで形成し１選択酸化した後Ｐ形不純物
及びＮ形不純物全それぞれ拡散しエミッタ１１、ペース
９１ コレクタ１２’ｔそれぞれ形成する（第１図（
Ｃ） ） ｏ最後に、電極（図示せず）を形成すれば互
い（％註の異なる２種のＮｌ’Ｎバイポーラトランジス
タを含む半導体装置ができる。
すなわち両者はベース領域９．９′の不純物濃度及び深
さがそれぞれ異なるので、同一条件でエミッタを形成し
ても左１ｉ１１１ｒｃ示したトランジスタｌＯ０の万が
ベース幅が広くなり、小さいｔ流増幅率。
さがそれぞれ異なるので、同一条件でエミッタを形成し
ても左１ｉ１１１ｒｃ示したトランジスタｌＯ０の万が
ベース幅が広くなり、小さいｔ流増幅率。
高耐圧が得られる０また右側のトランジスタ２０００ベ
ース幅は小さくなり、高い１！流増幅率、低耐圧が得ら
れる。この場合に、前記高耐圧トランジスタ１００のペ
ースエミッタ成金深さ’ｋ ０．３μとすると、ペース
コレクタ隈合が約０．７μとなって。
ース幅は小さくなり、高い１！流増幅率、低耐圧が得ら
れる。この場合に、前記高耐圧トランジスタ１００のペ
ースエミッタ成金深さ’ｋ ０．３μとすると、ペース
コレクタ隈合が約０．７μとなって。
ベース幅が約０．４μとなる。−万、 Ｉ２Ｌの垂直ト
ランジスタ２００もエミッタベース動台０．３μで。
ランジスタ２００もエミッタベース動台０．３μで。
コレクタペース睦合が約０．５μとなってベース幅が０
．２μとなる。従って、前記高耐圧トランジスタ１００
の耐圧を高くできるとともｃ、 ＩＩＬ側の垂直トラ
ンジスタ２００（逆方向トランジスタ）の電流増＠率を
所望の値［ｊることかできる。
．２μとなる。従って、前記高耐圧トランジスタ１００
の耐圧を高くできるとともｃ、 ＩＩＬ側の垂直トラ
ンジスタ２００（逆方向トランジスタ）の電流増＠率を
所望の値［ｊることかできる。
次に本発明の他の実施例について、第２図會もとに説明
する。この実施例はＭＯＳトランジスタ（絶縁ゲートト
ランジスタ）Ｖｃ適用したものである。ＰチャンネルＭ
ＯＢ ｌＩ’ＥＴ ｉ例にとると、比抵抗１０Ω−σの
Ｎ形シリコン基板２０１の表面に厚さ約５０ＯＡの酸化
膜２０２全形成し、その上に厚さ約１０００λのＬＰｅ
ＶＤ窒化膜２０３を形成し、フォトリングラフィ技術（
より、 トランジスタ部の窒化膜２０３ヲ残して除去
し、全面ｆｆｉ １０００℃スチーム３時間程度酸化し
てフィールド酸化膜２０４を形成する（第２図（ａ）
） ｎ 次に・閾値／ＶＴ／を小さくしたいトランジスタ３００
の領域の窒化膜２０３−１ ’に除去し、 ／Ｖｒ／ｉ
大きくしたいトランジスタ４００領域の窒化膜２０３−
２を残す。閾値／Ｖ Ｔ／コントロールのため、ホルン
イオンを加速エネルギー８０Ｋｅｖ、注入量５ＸＩＱ
Ｃｌ１１ でイオン注入すると、窒化膜全除去したゲ
ート領域２１１ｒｃは、窒化膜全残した領域２１２に比
して多くのＰ形不純物が導入される（第２図（ｂ） ）
。
する。この実施例はＭＯＳトランジスタ（絶縁ゲートト
ランジスタ）Ｖｃ適用したものである。ＰチャンネルＭ
ＯＢ ｌＩ’ＥＴ ｉ例にとると、比抵抗１０Ω−σの
Ｎ形シリコン基板２０１の表面に厚さ約５０ＯＡの酸化
膜２０２全形成し、その上に厚さ約１０００λのＬＰｅ
ＶＤ窒化膜２０３を形成し、フォトリングラフィ技術（
より、 トランジスタ部の窒化膜２０３ヲ残して除去
し、全面ｆｆｉ １０００℃スチーム３時間程度酸化し
てフィールド酸化膜２０４を形成する（第２図（ａ）
） ｎ 次に・閾値／ＶＴ／を小さくしたいトランジスタ３００
の領域の窒化膜２０３−１ ’に除去し、 ／Ｖｒ／ｉ
大きくしたいトランジスタ４００領域の窒化膜２０３−
２を残す。閾値／Ｖ Ｔ／コントロールのため、ホルン
イオンを加速エネルギー８０Ｋｅｖ、注入量５ＸＩＱ
Ｃｌ１１ でイオン注入すると、窒化膜全除去したゲ
ート領域２１１ｒｃは、窒化膜全残した領域２１２に比
して多くのＰ形不純物が導入される（第２図（ｂ） ）
。
次に、窒化膜２０３−２Ｂ去し、必要ならゲート酸化膜
２０５ ’ｋ ５００Ａ；１ｌＴｉｒｃ形成し、リン）
”−７−ホ’リシリコン２０６を厚さ５０００Ａで形成
してゲート電極部？残して除去Ｔる（第２図（Ｃ））。
２０５ ’ｋ ５００Ａ；１ｌＴｉｒｃ形成し、リン）
”−７−ホ’リシリコン２０６を厚さ５０００Ａで形成
してゲート電極部？残して除去Ｔる（第２図（Ｃ））。
ソース２０７及びドレイン２０８となるＰ影領域全ボロ
ン拡散によって形喫しく第２図（ｄ） ） 、バックゲ
ート電極剤Ｎ形領域２０９ ｅ ’）ン拡散で形成し、
そしてコンタクト穴２１Ｏ１電極２１３を形成する（第
２図（ｅ））。これによって％註の異なる２種のＭＵＳ
ＦＢ’ｌ’ ｆ！：含む半導体装置ができる。すなわ
ち。
ン拡散によって形喫しく第２図（ｄ） ） 、バックゲ
ート電極剤Ｎ形領域２０９ ｅ ’）ン拡散で形成し、
そしてコンタクト穴２１Ｏ１電極２１３を形成する（第
２図（ｅ））。これによって％註の異なる２種のＭＵＳ
ＦＢ’ｌ’ ｆ！：含む半導体装置ができる。すなわ
ち。
両者は、第２図（ｂ）においてゲート領域２］、１．２
１２上の絶縁膜厚が異なるので同一条件でイオン注入し
ても、基板【達する不純物の量が奴なり、ゲート領域２
１１のＰ形不純物濃度が領域２１２のＰ形不純物？１１
度より高い。従って、ｎ形不純物濃度は補償されて同一
ゲート膜厚に対してゲート領域２１１の万が２１２ニ比
べて閾値ｌＶＴノヲ小さくできる０以上説明したよう九
本発明によれば、不純物導入工程を増やすことなく、特
注の異なる２槙の垂直形トランジスタや逆方向トランジ
スタを、また。
１２上の絶縁膜厚が異なるので同一条件でイオン注入し
ても、基板【達する不純物の量が奴なり、ゲート領域２
１１のＰ形不純物濃度が領域２１２のＰ形不純物？１１
度より高い。従って、ｎ形不純物濃度は補償されて同一
ゲート膜厚に対してゲート領域２１１の万が２１２ニ比
べて閾値ｌＶＴノヲ小さくできる０以上説明したよう九
本発明によれば、不純物導入工程を増やすことなく、特
注の異なる２槙の垂直形トランジスタや逆方向トランジ
スタを、また。
閾値の異なる２種のＭＵＳ ）ランジメタをそれぞれ１
つの半導体集積回路の中に容易に形成することができる
。
つの半導体集積回路の中に容易に形成することができる
。
第４図（ａ）乃至（Ｃ）は本発明の一実流側による製法
の各工程（おける断面図である。 ｌ・・・Ｐ形シリコン基板、２・・・マ珍埋込層、３・
・・Ｎ形エピタキシャル層、４・・・絶縁領域、５・・
・窒化膜、６・・・フィールド酸化膜、７・・・窒化膜
、８・・・フォトレジスト、９・・・高耐圧部ベース、
９′・・・高耐圧部ベース、１０・・・多結晶クリコン
層、１１°°゛エミッタ領域、１２・・・コレクタ領域
、１３・・・Ｐ形インジェクタ領域。 Ｎ２図伸）〜（ｅ）は本発明の他の実施例の各工程にお
ける断面図でおる。 ２０１・・・Ｎ形りリコン基板、２０２・・・パッド酸
化膜、２０３・・・窒化膜、２０４・・・フィールド酸
化膜、２０５・・・ゲート酸化膜、２０６・・・ポリシ
リコン、２０７・・・ソース、２０８・・・ドレイン、
２０９・・・バックゲートコンタクト領域、２１Ｏ・・
・コンタクト穴、２１１・・・高不純物量導入ゲート領
域。 ２１２・・・低不純物量導入ゲート領域、２１３・・・
アルミ電極。
の各工程（おける断面図である。 ｌ・・・Ｐ形シリコン基板、２・・・マ珍埋込層、３・
・・Ｎ形エピタキシャル層、４・・・絶縁領域、５・・
・窒化膜、６・・・フィールド酸化膜、７・・・窒化膜
、８・・・フォトレジスト、９・・・高耐圧部ベース、
９′・・・高耐圧部ベース、１０・・・多結晶クリコン
層、１１°°゛エミッタ領域、１２・・・コレクタ領域
、１３・・・Ｐ形インジェクタ領域。 Ｎ２図伸）〜（ｅ）は本発明の他の実施例の各工程にお
ける断面図でおる。 ２０１・・・Ｎ形りリコン基板、２０２・・・パッド酸
化膜、２０３・・・窒化膜、２０４・・・フィールド酸
化膜、２０５・・・ゲート酸化膜、２０６・・・ポリシ
リコン、２０７・・・ソース、２０８・・・ドレイン、
２０９・・・バックゲートコンタクト領域、２１Ｏ・・
・コンタクト穴、２１１・・・高不純物量導入ゲート領
域。 ２１２・・・低不純物量導入ゲート領域、２１３・・・
アルミ電極。
Claims (3)
- （１） 窒化膜全マスクにして形成された選択酸化膜
で分離された２種以上の半導体素子を含む半導体装置の
製造方法において、第１の領域上における窒化膜は除去
し、第２の領域上における窒化膜は残したままで同時に
不純物を導入することを特徴とする半導体装置の製造方
法。 - （２） 前記第１の領域及び第２の領域はそれぞれバ
イポーラトランジスタのペース領域であることを特徴と
する特許請求範囲第（１）項記載の半導体装置の製造方
法。 - （３）前記第１の領域及び第２の領域がそれぞれ絶縁ゲ
ートトランジスタのゲート領域であることを特徴とする
特許請求範囲第（１）項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58074983A JPS59200460A (ja) | 1983-04-28 | 1983-04-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58074983A JPS59200460A (ja) | 1983-04-28 | 1983-04-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59200460A true JPS59200460A (ja) | 1984-11-13 |
Family
ID=13563023
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58074983A Pending JPS59200460A (ja) | 1983-04-28 | 1983-04-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59200460A (ja) |
-
1983
- 1983-04-28 JP JP58074983A patent/JPS59200460A/ja active Pending
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