JPH022206A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH022206A JPH022206A JP63147261A JP14726188A JPH022206A JP H022206 A JPH022206 A JP H022206A JP 63147261 A JP63147261 A JP 63147261A JP 14726188 A JP14726188 A JP 14726188A JP H022206 A JPH022206 A JP H022206A
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- JP
- Japan
- Prior art keywords
- channel mos
- mos transistor
- terminal
- gate
- input
- Prior art date
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- Pending
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- 239000004065 semiconductor Substances 0.000 title claims description 5
- 238000010586 diagram Methods 0.000 description 2
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- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路の回路構成に関するものであり
、特に３ステート出力を有する回路に関するものである
。
、特に３ステート出力を有する回路に関するものである
。
従来の０ＭＯ８の３ステ一ト出力回路の一般的な構成を
第２図に示す。電源端子４と接地との間にＰチャンネル
ＭＯＳトランジスタＰ１とＮチャンネルＭＯＳトランジ
スタＮ２とを直列接続し、その２つのＭＯＳ）ランジス
タの接続点が出力端子５となる。
第２図に示す。電源端子４と接地との間にＰチャンネル
ＭＯＳトランジスタＰ１とＮチャンネルＭＯＳトランジ
スタＮ２とを直列接続し、その２つのＭＯＳ）ランジス
タの接続点が出力端子５となる。
入力端子７と制御端子６が入力するＮＡＮＤゲート２の
出力をＰチャンネルＭＯＳトランジスタＰ１のゲートに
入力し、入力端子７と制御端子６がインバータ１を介し
て入力するＮＯＲゲート３の出力をＮチャンネルＭＯＳ
トランジスタＮ２のゲートに入力する。
出力をＰチャンネルＭＯＳトランジスタＰ１のゲートに
入力し、入力端子７と制御端子６がインバータ１を介し
て入力するＮＯＲゲート３の出力をＮチャンネルＭＯＳ
トランジスタＮ２のゲートに入力する。
次に回路の動作を説明する。
制御端子６の入力がロウレベルのときＮＡＮＤゲート２
及びＮＯＲゲート３の出力は、入力端子７の入力レベル
に関係なくそれぞれハイレベル及びロウレベルとなり、
ＰチャンネルＭＯＳトランジスタＰ１及びＮチャンネル
ＭＯＳトランジスタＮ２はオフ状態となる。従って出力
端子５はハイインピーダンス状態となる。
及びＮＯＲゲート３の出力は、入力端子７の入力レベル
に関係なくそれぞれハイレベル及びロウレベルとなり、
ＰチャンネルＭＯＳトランジスタＰ１及びＮチャンネル
ＭＯＳトランジスタＮ２はオフ状態となる。従って出力
端子５はハイインピーダンス状態となる。
また制御端子６の入力がハイレベルのときに、入力端子
７の入力に対してＮＡＮＤゲート２及びＮＯＲゲート３
はそれぞれインバータとして動作するため、出力端子５
は入力端子７と同一のレベルを出力する。
７の入力に対してＮＡＮＤゲート２及びＮＯＲゲート３
はそれぞれインバータとして動作するため、出力端子５
は入力端子７と同一のレベルを出力する。
第２図からも明らかなように、従来の回路においては６
個のＰチャンネルＭＯＳトランジスタと６個のＮチャン
ネルＭＯＳ）ランジスタを必要とし、今日高密度化の要
求が著しい半導体集積回路において、その構成に多くの
ＭＯＳ）ランジスタを必要とすることは、高密度化の障
害となる。
個のＰチャンネルＭＯＳトランジスタと６個のＮチャン
ネルＭＯＳ）ランジスタを必要とし、今日高密度化の要
求が著しい半導体集積回路において、その構成に多くの
ＭＯＳ）ランジスタを必要とすることは、高密度化の障
害となる。
従って本発明の目的は、このような問題点を解決するこ
とにあり、その構成に必要とするＭＯＳトランジスタ数
を減少させた３ステ一ト出力回路を提供することにある
。
とにあり、その構成に必要とするＭＯＳトランジスタ数
を減少させた３ステ一ト出力回路を提供することにある
。
本発明によれば、第１のＰチャンネルＭＯＳトランジス
タと第１及び第２のＮチャンネルＭＯＳトランジスタを
電源端子と接地間に直列接続してなる出力回路と、前記
第１のＰチャンネルＭＯＳトランジスタのゲートにドレ
インが接続され、ソースが電源端子に接続された第２の
ＰチャンネルＭＯＳトランジスタと、同じく第１のＰチ
ャンネルＭＯＳトランジスタのゲートと入力端子の間に
接続され制御信号によってオン、オフするスイッチング
回路を有し、前記第１のＮチャンネルＭＯＳ）ランジス
タのゲートに入力端子を接続し、前記第２のＰチャンネ
ルＭＯＳトランジスタ及び第２のＮチャンネルＭＯＳ）
ランジスタのそれぞれのゲートに前記スイッチング回路
の制御信号を接続することを特徴とする半導体集積回路
を得る。
タと第１及び第２のＮチャンネルＭＯＳトランジスタを
電源端子と接地間に直列接続してなる出力回路と、前記
第１のＰチャンネルＭＯＳトランジスタのゲートにドレ
インが接続され、ソースが電源端子に接続された第２の
ＰチャンネルＭＯＳトランジスタと、同じく第１のＰチ
ャンネルＭＯＳトランジスタのゲートと入力端子の間に
接続され制御信号によってオン、オフするスイッチング
回路を有し、前記第１のＮチャンネルＭＯＳ）ランジス
タのゲートに入力端子を接続し、前記第２のＰチャンネ
ルＭＯＳトランジスタ及び第２のＮチャンネルＭＯＳ）
ランジスタのそれぞれのゲートに前記スイッチング回路
の制御信号を接続することを特徴とする半導体集積回路
を得る。
次に本発明について図面を参照して説明する。
第１図は、本発明の一実施例を示す回路図である。すな
わち、電源端子４と入力端子７との間にＰチャンネルＭ
ＯＳトランジスタＰ２．Ｐ３が直列に接続されている。
わち、電源端子４と入力端子７との間にＰチャンネルＭ
ＯＳトランジスタＰ２．Ｐ３が直列に接続されている。
このＰチャンネルＭＯＳトランジスタＰ２のゲートには
制御端子６が、またＰチャンネルＭＯＳトランジスタＰ
３のゲートには制御端子６がインバータ１を介して入力
されている。次に電源端子４と接地との間にはＰチャン
ネルＭＯＳトランジスタＰ１とＮチャンネルＭＯＳトラ
ンジスタＮｌ、Ｎ２とが直列に接続されている。このＰ
チャンネルＭＯＳトランジスタＰｉのゲートには、Ｐチ
ャンネルＭＯＳトランジスタＰ２．Ｐ３の接続点が入力
され、ＮチャンネルＭＯＳ）ランジスタＮｌ、Ｎ２のゲ
ートには、それぞれ制御端子６と入力端子７が接続され
ている。
制御端子６が、またＰチャンネルＭＯＳトランジスタＰ
３のゲートには制御端子６がインバータ１を介して入力
されている。次に電源端子４と接地との間にはＰチャン
ネルＭＯＳトランジスタＰ１とＮチャンネルＭＯＳトラ
ンジスタＮｌ、Ｎ２とが直列に接続されている。このＰ
チャンネルＭＯＳトランジスタＰｉのゲートには、Ｐチ
ャンネルＭＯＳトランジスタＰ２．Ｐ３の接続点が入力
され、ＮチャンネルＭＯＳ）ランジスタＮｌ、Ｎ２のゲ
ートには、それぞれ制御端子６と入力端子７が接続され
ている。
またＰチャンネルＭＯＳトランジスタＰ１とＮチャンネ
ルＭＯＳ）ランジスタＮ１との接続点が出力端子５とな
る。
ルＭＯＳ）ランジスタＮ１との接続点が出力端子５とな
る。
次に回路の動作を説明する。
制御端子６の入力がロウレベルのとき、ＰチャンネルＭ
ＯＳトランジスタＰ２はオンし、ＰチャンネルＭＯＳト
ランジスタＰ３はインバータ１を介してハイレベルが入
力するためオフする。従ってＰチャンネルＭＯＳトラン
ジスタＰ１のゲートは入力端子７の入力レベルと無関係
にハイレベルとなりオフする。またＮチャンネルＭＯＳ
）ランジスタＮｌはオフとなるため、入力端子７からの
入力レベルによるＮチャンネルＭＯＳ）ランジスタＮ２
のオン、オフに無関係に出力端子５はハイインピーダン
ス状態となる。
ＯＳトランジスタＰ２はオンし、ＰチャンネルＭＯＳト
ランジスタＰ３はインバータ１を介してハイレベルが入
力するためオフする。従ってＰチャンネルＭＯＳトラン
ジスタＰ１のゲートは入力端子７の入力レベルと無関係
にハイレベルとなりオフする。またＮチャンネルＭＯＳ
）ランジスタＮｌはオフとなるため、入力端子７からの
入力レベルによるＮチャンネルＭＯＳ）ランジスタＮ２
のオン、オフに無関係に出力端子５はハイインピーダン
ス状態となる。
次に制御端子６の入力がハイレベルのときは、Ｐチャン
ネルＭＯＳトランジスタＰ２はオフし、ＰチャンネルＭ
ＯＳトランジスタＰ３とＮチャンネルＭＯＳ）ランジス
タＮ１は常にオン状態となる。従って入力端子７の入力
がハイレベルのときＰチャンネルＭＯＳトランジスタＰ
１の入力はハイレベルとなるのでオフ、ＮチャンネルＭ
ＯＳ）ランジスタＮ２はオンとなるので出力端子５は四
ウレベルを出力する。次に入力端子７からの入力がロウ
レベルのとき、ＰチャンネルＭＯＳトランジスタＰ３は
常にオンしているが、その出力はｖ７．＋ＡＶＴＰ分だ
けロウレベルより浮いた状態となる。しかし、Ｐチャン
ネルＭＯＳトランジスタＰ１のスレッシュホールドレベ
ルを十分越えていることからＰチャンネルＭＯＳトラン
ジスタＰ１はオンとなり、ＮチャンネルＭＯＳトランジ
スタＮ２はオフとなるため出力端子５はハイレベルとな
る。
ネルＭＯＳトランジスタＰ２はオフし、ＰチャンネルＭ
ＯＳトランジスタＰ３とＮチャンネルＭＯＳ）ランジス
タＮ１は常にオン状態となる。従って入力端子７の入力
がハイレベルのときＰチャンネルＭＯＳトランジスタＰ
１の入力はハイレベルとなるのでオフ、ＮチャンネルＭ
ＯＳ）ランジスタＮ２はオンとなるので出力端子５は四
ウレベルを出力する。次に入力端子７からの入力がロウ
レベルのとき、ＰチャンネルＭＯＳトランジスタＰ３は
常にオンしているが、その出力はｖ７．＋ＡＶＴＰ分だ
けロウレベルより浮いた状態となる。しかし、Ｐチャン
ネルＭＯＳトランジスタＰ１のスレッシュホールドレベ
ルを十分越えていることからＰチャンネルＭＯＳトラン
ジスタＰ１はオンとなり、ＮチャンネルＭＯＳトランジ
スタＮ２はオフとなるため出力端子５はハイレベルとな
る。
以上の説明から明らかなように、本発明による回路は４
個のＰチャンネルＭＯＳトランジスタと３個のＮチャン
ネルＭＯＳトランジスタで構成されるため、従来回路と
比較して少ないトランジスタ数で３ステ一ト出力回路を
構成することができる。
個のＰチャンネルＭＯＳトランジスタと３個のＮチャン
ネルＭＯＳトランジスタで構成されるため、従来回路と
比較して少ないトランジスタ数で３ステ一ト出力回路を
構成することができる。
図は従来のＣＭＯ８３ステート出力回路の一例を示す回
路図である。
路図である。
図において、
ＰＬ、Ｐ２．Ｐ３・・・・・・ＰチャンネルＭＯＳトラ
ンジスタ、Ｎｌ、Ｎ２・・・・・・ＮチャンネルＭＯＳ
トランジスタ、１・・・・・・インバータ、２・・・・
・・ＮＡＮＤゲート、３・・・・・・ＮＯＲゲート、４
・・・・・・電源端子、５・・・・・・出力端子、６・
・・・・・制御端子、７・・・・・・入力端子。
ンジスタ、Ｎｌ、Ｎ２・・・・・・ＮチャンネルＭＯＳ
トランジスタ、１・・・・・・インバータ、２・・・・
・・ＮＡＮＤゲート、３・・・・・・ＮＯＲゲート、４
・・・・・・電源端子、５・・・・・・出力端子、６・
・・・・・制御端子、７・・・・・・入力端子。
代理人 弁理士 内 原 晋
Claims (1)
- 第１のＰチャンネルＭＯＳトランジスタと第１及び第２
のＮチャンネルＭＯＳトランジスタを電源端子と接地間
に直列接続してなる出力回路と、前記第１のＰチャンネ
ルＭＯＳトランジスタのゲートにドレインが接続され、
ソースが電源端子に接続された第２のＰチャンネルＭＯ
Ｓトランジスタと、同じく第１のＰチャンネルＭＯＳト
ランジスタのゲートと入力端子の間に接続され制御信号
によってオン、オフするスイッチング回路を有し、前記
第１のＮチャンネルＭＯＳトランジスタのゲートに入力
端子を接続し、前記第２のＰチャンネルＭＯＳトランジ
スタ及び第２のＮチャンネルＭＯＳトランジスタのそれ
ぞれのゲートに前記スイッチング回路の制御信号を接続
することを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63147261A JPH022206A (ja) | 1988-06-14 | 1988-06-14 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63147261A JPH022206A (ja) | 1988-06-14 | 1988-06-14 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH022206A true JPH022206A (ja) | 1990-01-08 |
Family
ID=15426231
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63147261A Pending JPH022206A (ja) | 1988-06-14 | 1988-06-14 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH022206A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6942322B2 (en) | 1990-02-23 | 2005-09-13 | Seiko Epson Corporation | Drop-on-demand ink-jet printing head |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55141825A (en) * | 1979-04-24 | 1980-11-06 | Fujitsu Ltd | Cmos output circuit |
| JPS6382126A (ja) * | 1986-09-26 | 1988-04-12 | Sharp Corp | バスレベル保持回路 |
-
1988
- 1988-06-14 JP JP63147261A patent/JPH022206A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55141825A (en) * | 1979-04-24 | 1980-11-06 | Fujitsu Ltd | Cmos output circuit |
| JPS6382126A (ja) * | 1986-09-26 | 1988-04-12 | Sharp Corp | バスレベル保持回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6942322B2 (en) | 1990-02-23 | 2005-09-13 | Seiko Epson Corporation | Drop-on-demand ink-jet printing head |
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