JPS59200525A - エミツタ・フオロワ回路 - Google Patents
エミツタ・フオロワ回路Info
- Publication number
- JPS59200525A JPS59200525A JP58072881A JP7288183A JPS59200525A JP S59200525 A JPS59200525 A JP S59200525A JP 58072881 A JP58072881 A JP 58072881A JP 7288183 A JP7288183 A JP 7288183A JP S59200525 A JPS59200525 A JP S59200525A
- Authority
- JP
- Japan
- Prior art keywords
- emitter
- circuit
- follower circuit
- transistors
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/086—Emitter coupled logic
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、バイポーラトランジスタによす構店される
論理ＬＳＩにおいて使用されるエミッタ・フォロワ回路
に関し、特にエミッタ・カップルド・ロジック回路を基
本回路としてマスタスライス法により形成される論理Ｌ
ＳＩを高速化させるのに適した技術に関する。
論理ＬＳＩにおいて使用されるエミッタ・フォロワ回路
に関し、特にエミッタ・カップルド・ロジック回路を基
本回路としてマスタスライス法により形成される論理Ｌ
ＳＩを高速化させるのに適した技術に関する。
マスタスライス法によ多形成される論理ＬＳＩ（以下マ
スタスライスＬＳＩと称する）を構成する基本回路とし
て、第１図に示すようなエミッタ・カップルド・ロジヴ
ク回路（り下ＥＯＬ回路と称する）が知られている。
スタスライスＬＳＩと称する）を構成する基本回路とし
て、第１図に示すようなエミッタ・カップルド・ロジヴ
ク回路（り下ＥＯＬ回路と称する）が知られている。
ＦＩＯＬ回路は動作速度が速く、！た、出力としてＮ
ＯＲ１ｌｔ１．力とＯＲ出力’１ｔｌｌることができる
とともに、複数のＫＯＬ回路の邑カノードを互いに接続
することによりワイヤード・オアをとることができる等
論理機能も強いため、マスタスライスＬＳＩにおいて多
用ζねでいる。
ＯＲ１ｌｔ１．力とＯＲ出力’１ｔｌｌることができる
とともに、複数のＫＯＬ回路の邑カノードを互いに接続
することによりワイヤード・オアをとることができる等
論理機能も強いため、マスタスライスＬＳＩにおいて多
用ζねでいる。
ところが、ＥＯＬ回路を基本ゲート回路とするマスタス
ライスＬＳ：［（ゲートアレイ）では、各ＫＯＬゲート
回路の出力端子に接続される次段のゲート回路の藪すな
わちファンアウト数や次段のゲート回路までの信号線（
配線）の長さがそれぞれ異なっている。その大め、次段
のゲート回路の入力トランジスタのベースとコレクタお
よびエミッタ間に存在する寄生容量や配線の浮遊容量に
よる各ＦｉＯＬゲート回路の負荷容量も異なってくる。
ライスＬＳ：［（ゲートアレイ）では、各ＫＯＬゲート
回路の出力端子に接続される次段のゲート回路の藪すな
わちファンアウト数や次段のゲート回路までの信号線（
配線）の長さがそれぞれ異なっている。その大め、次段
のゲート回路の入力トランジスタのベースとコレクタお
よびエミッタ間に存在する寄生容量や配線の浮遊容量に
よる各ＦｉＯＬゲート回路の負荷容量も異なってくる。
その結果、負荷容量の大きなＥＯＬゲート回路における
信号の伝播遅延時間ｔ、（１が長くなり、ＬＳＩ全体の
高速化を妨げる原因になって。（いることが旬かった。
信号の伝播遅延時間ｔ、（１が長くなり、ＬＳＩ全体の
高速化を妨げる原因になって。（いることが旬かった。
）
また、上記のように負荷容量の大きなＥＯＬゲート回路
における負荷駆動能力を高くするには、ＥＯＬ回路のエ
ミッターフォロワｍｙ、、Ｅｙ２内の抵ＨＲｅを小さく
してエミッタ・フォロワ回路れる電流を大きくしてやれ
ばよい（出力インピーダンスを下げる）。しかし、最も
負荷容量の大きな場合を想定し、て、すべてのエミッタ
・フォロワ用の抵抗を小さくすると、ＬＳＩ全体の消費
電、流が増大してしまうとともに、これに伴なう発熱も
多くなるという不都合がある。
における負荷駆動能力を高くするには、ＥＯＬ回路のエ
ミッターフォロワｍｙ、、Ｅｙ２内の抵ＨＲｅを小さく
してエミッタ・フォロワ回路れる電流を大きくしてやれ
ばよい（出力インピーダンスを下げる）。しかし、最も
負荷容量の大きな場合を想定し、て、すべてのエミッタ
・フォロワ用の抵抗を小さくすると、ＬＳＩ全体の消費
電、流が増大してしまうとともに、これに伴なう発熱も
多くなるという不都合がある。
つまり、マスタスライスＬＳＩにおける各ＩＩＸＣＬゲ
ート回路の負荷容量の大きさの分布を調べてみると負荷
容量の小さなＦｆＯＬゲート回路の方が、負荷容量の大
きなＦｉＯＬゲート回路よりも数の上では圧倒的に多く
なっていることが分かる。その大め、負荷容量の大きな
りＯ’Ｌゲート回路に合わせてエミッタ・フォロワの抵
抗値を決定すると、数の多い負荷容量の小さなＦｉＯＬ
ゲート回路ではよけいな電流が流されることになり、無
駄な消費電力が多くなるという不都合がある。
ート回路の負荷容量の大きさの分布を調べてみると負荷
容量の小さなＦｆＯＬゲート回路の方が、負荷容量の大
きなＦｉＯＬゲート回路よりも数の上では圧倒的に多く
なっていることが分かる。その大め、負荷容量の大きな
りＯ’Ｌゲート回路に合わせてエミッタ・フォロワの抵
抗値を決定すると、数の多い負荷容量の小さなＦｉＯＬ
ゲート回路ではよけいな電流が流されることになり、無
駄な消費電力が多くなるという不都合がある。
この発明は上記のような背景の下になされたもので、Ｅ
ＯＬ回路を基本ゲート回路とするヤスタスライスＬＳＩ
のようなエミッタφフォロワ回路を有するバイポーラ論
理ＬＳＩにおいて、各エミッタ・フォロワ回路にその負
荷容量に応じた電流が流されるようにして、ＬＳＩ全体
を高速化させるとともに、消費電力を低減できるように
することを目的とする。
ＯＬ回路を基本ゲート回路とするヤスタスライスＬＳＩ
のようなエミッタφフォロワ回路を有するバイポーラ論
理ＬＳＩにおいて、各エミッタ・フォロワ回路にその負
荷容量に応じた電流が流されるようにして、ＬＳＩ全体
を高速化させるとともに、消費電力を低減できるように
することを目的とする。
本発明の前記ならびにそのほかの目的と新規外特徴は、
本明細書の記述および添附図面からあきらかになるであ
ろう。
本明細書の記述および添附図面からあきらかになるであ
ろう。
本願において開示される発明のうち代表的なもののＷ要
を筒部に説明すれば、下記のとおυである。
を筒部に説明すれば、下記のとおυである。
すなわちこの発明は、エミッタ・フォロワ回路が形成さ
れる箇所に、予めエミ１．夕・フォロワ用のトランジス
タと抵抗を複数個用意しておき、そのエミッタ・フォロ
ワ回路の負荷容量の大きさに応じて、配線によって使用
するトランジスタと抵抗の接続を切り換えて、エミ、、
夕・フォロワ回路に流される電流を変えてやることがで
きるようにし、これによって負荷容量の太き々エミッタ
・フォロワの負荷駆動能力を高めて信号の伝播遅延時間
を減少させて動作速度を向上させるとともに、負荷容量
の小さなエミ１．夕・フォロワに流される電流を減少さ
せるようにして上記目的を達成する本のである。
れる箇所に、予めエミ１．夕・フォロワ用のトランジス
タと抵抗を複数個用意しておき、そのエミッタ・フォロ
ワ回路の負荷容量の大きさに応じて、配線によって使用
するトランジスタと抵抗の接続を切り換えて、エミ、、
夕・フォロワ回路に流される電流を変えてやることがで
きるようにし、これによって負荷容量の太き々エミッタ
・フォロワの負荷駆動能力を高めて信号の伝播遅延時間
を減少させて動作速度を向上させるとともに、負荷容量
の小さなエミ１．夕・フォロワに流される電流を減少さ
せるようにして上記目的を達成する本のである。
以下図面を用いてこの発明を具体的に説明する。
〔実施例〕
第２図は本発明に係るエミ、ツタ・フォロワ回路の構成
の一実施例を示すものである。
の一実施例を示すものである。
との実施例では、一つ一つのエミッタ・フォロワ回路に
対応して、これを構成する大めのトランジスタと抵抗と
して、それぞれ２つずつすなわちこの場合トランジスタ
Ｑａ 、Ｑｂと抵抗素子Ｒａ。
対応して、これを構成する大めのトランジスタと抵抗と
して、それぞれ２つずつすなわちこの場合トランジスタ
Ｑａ 、Ｑｂと抵抗素子Ｒａ。
Ｒ１）とが予め近接して形成されている。しかし、て、
各トランジスタＱ ａ＋ Ｑ １）および抵抗Ｒａ、Ｒ
ｂは互いに電気的に分離して形成されている。ま六、実
施例では特に制限されないがトランジスタＱａとＱ、
ｂはその大きさ特にエミッタ面積の面積Ａ１３ａ。
各トランジスタＱ ａ＋ Ｑ １）および抵抗Ｒａ、Ｒ
ｂは互いに電気的に分離して形成されている。ま六、実
施例では特に制限されないがトランジスタＱａとＱ、
ｂはその大きさ特にエミッタ面積の面積Ａ１３ａ。
Ａｅｂが、Ａｅａ＞Ａｅｂ となるように予め形成さ
れている。
れている。
そして、これらのトランジスタＱ ａ＋ Ｑ ｂ と
抵ＭＲａ、Ｒ１）は、これらによって構成されるエミ、
り・フォロワに接続される配線の浮遊容量や次段の入力
トランジスタの寄生容１等の負荷となる容量の大きさに
よって、その組合せを適当に変えてやることにより、負
荷容量に応じた電流が流れるようなエミッタ・フォロワ
回路が形成されるようにされている。
抵ＭＲａ、Ｒ１）は、これらによって構成されるエミ、
り・フォロワに接続される配線の浮遊容量や次段の入力
トランジスタの寄生容１等の負荷となる容量の大きさに
よって、その組合せを適当に変えてやることにより、負
荷容量に応じた電流が流れるようなエミッタ・フォロワ
回路が形成されるようにされている。
すなわち、接続される負荷容量が比較的大きい場合には
、第３図（ａ）に示すように、トランジスタＱａとＱｂ
のベースを互いに接続して並列に配置させ、ＩＯＬ回路
内のカレント・スイッチ回路の出力電圧Ｔｏｅ）ランジ
スタＱａとＱｂの両方のベースに印加させる。これによ
って、トランジスタＱａとＱｌ）とは、Ｑａのエミッタ
面積とＱｂのエミッタ領域の面積の和に等しいようなエ
ミ、り頭載を有する一つの大きなトランジスタとみなす
ことができる。そし、て、このトランジスタのエミッタ
と電源電圧ＶＩＥとの間に抵抗ＲａとＲｂｅ並列に接続
させる。このようにして構成きれたエミ１．夕・フォロ
ワ回路は抵抗値が小はいため大きな電流がＮこれるよう
になる。その結果、負荷駆動能力が犬きくなってこれを
含むＥｉＯＬゲート回路のゲート遅延時間ｉｐｄが低減
される。
、第３図（ａ）に示すように、トランジスタＱａとＱｂ
のベースを互いに接続して並列に配置させ、ＩＯＬ回路
内のカレント・スイッチ回路の出力電圧Ｔｏｅ）ランジ
スタＱａとＱｂの両方のベースに印加させる。これによ
って、トランジスタＱａとＱｌ）とは、Ｑａのエミッタ
面積とＱｂのエミッタ領域の面積の和に等しいようなエ
ミ、り頭載を有する一つの大きなトランジスタとみなす
ことができる。そし、て、このトランジスタのエミッタ
と電源電圧ＶＩＥとの間に抵抗ＲａとＲｂｅ並列に接続
させる。このようにして構成きれたエミ１．夕・フォロ
ワ回路は抵抗値が小はいため大きな電流がＮこれるよう
になる。その結果、負荷駆動能力が犬きくなってこれを
含むＥｉＯＬゲート回路のゲート遅延時間ｉｐｄが低減
される。
一方、このエミッタ・フォロワに接続される負荷容量が
比較的小さい場合、あるいはゲート遅延時間が長くても
それほど問題にならないようなＥＣＬゲート回路におい
ては、第３図（ｃ）のように、エミ、り面積の小さなト
ランジスタＱｂのみを使用する。そして、このトランジ
スタＱ、ｂのエミ、。
比較的小さい場合、あるいはゲート遅延時間が長くても
それほど問題にならないようなＥＣＬゲート回路におい
ては、第３図（ｃ）のように、エミ、り面積の小さなト
ランジスタＱｂのみを使用する。そして、このトランジ
スタＱ、ｂのエミ、。
りと電源電圧ＶＩＥとの間に抵ＭＲａとＲ１）とを直列
に接続してやる。すると、このエミッタ・フォロワは抵
抗値が大きいため流れる電流が少なくなシ、消費電力が
減少される。
に接続してやる。すると、このエミッタ・フォロワは抵
抗値が大きいため流れる電流が少なくなシ、消費電力が
減少される。
また、エミッタΦフォロワに接続される負荷容量が中ぐ
らいの平均的な大きさである場合には、第３図（ｂ）に
示すように、トランジスタＱ１と抵抗ＲａもしくけＪ）
のみを使用してエミッタ・フォロワ回路を形成してやる
。すると、このエミヴタ働フォａワ回路には、第３図（
ａ）と（Ｑ）に示すような接続のエミッタ・フォロワ回
路の中間の大きさのＮｗｒが流れるようになる。
らいの平均的な大きさである場合には、第３図（ｂ）に
示すように、トランジスタＱ１と抵抗ＲａもしくけＪ）
のみを使用してエミッタ・フォロワ回路を形成してやる
。すると、このエミヴタ働フォａワ回路には、第３図（
ａ）と（Ｑ）に示すような接続のエミッタ・フォロワ回
路の中間の大きさのＮｗｒが流れるようになる。
従って、論理ＬＳＩ内におけるＢＯＩ、ゲート回路の平
均的な負荷容量に対し、て、所望の遅延時間で駆動でき
るような大きさく従来と同じ大きさ）にトランジスタＱ
、ａを設計し、トランジスタＱ、１）はこれよりも小さ
く設計してやればよい。
均的な負荷容量に対し、て、所望の遅延時間で駆動でき
るような大きさく従来と同じ大きさ）にトランジスタＱ
、ａを設計し、トランジスタＱ、１）はこれよりも小さ
く設計してやればよい。
この実施例では、上記のように負荷容量の大きさに応じ
て渡れる電流を３段階に切り換えるようにエミッタ・フ
ォロワ回路を構成している。そのため、負荷容量の大き
なＦｌｉＯＬゲート回路における遅延時間が減少され、
ＬＳＩ全体の動作速度が向上される。また、同じような
動作速度を得るために、負荷容量の大きなＥｆＯＬゲー
ト回路の抵抗を小さくし、これに合わせて他のＢＯＬゲ
ート回路の抵抗も小さくする場合に比べて消費電力が大
幅に減少される。
て渡れる電流を３段階に切り換えるようにエミッタ・フ
ォロワ回路を構成している。そのため、負荷容量の大き
なＦｌｉＯＬゲート回路における遅延時間が減少され、
ＬＳＩ全体の動作速度が向上される。また、同じような
動作速度を得るために、負荷容量の大きなＥｆＯＬゲー
ト回路の抵抗を小さくし、これに合わせて他のＢＯＬゲ
ート回路の抵抗も小さくする場合に比べて消費電力が大
幅に減少される。
しかも、実施例のエミッタ・フォロワ回路では、流れる
電流の大きさに応じてトランジスタのエミッタ面積の大
きさが切シ換えられるようにされている。そのため、電
、流の切換えによる田カレベル（４？に出力のハイレベ
ル）のズレが防止される。
電流の大きさに応じてトランジスタのエミッタ面積の大
きさが切シ換えられるようにされている。そのため、電
、流の切換えによる田カレベル（４？に出力のハイレベ
ル）のズレが防止される。
つまり、エミッタ会フォロワ回路の出力のハイレベルは
、トランジスタのベース電１位よりもベース・エミッタ
間電圧ＶＢＥ分低い電位にされるが、ＶＢＫはトランジ
スタを渡れるｉｌｒ流の太き書に依存し、電流が大きい
ほどＶＢＥも大きくなる。従って、エミッタ・フォロワ
用のトランジスタのエミッタ面積を同じ大きさにし、抵
抗値のみ変えて電流の大きさを変えてやるようにすると
、ＶＢＦｉが変化することによシ出力レベルがずれてし
まうおそれがある。
、トランジスタのベース電１位よりもベース・エミッタ
間電圧ＶＢＥ分低い電位にされるが、ＶＢＫはトランジ
スタを渡れるｉｌｒ流の太き書に依存し、電流が大きい
ほどＶＢＥも大きくなる。従って、エミッタ・フォロワ
用のトランジスタのエミッタ面積を同じ大きさにし、抵
抗値のみ変えて電流の大きさを変えてやるようにすると
、ＶＢＦｉが変化することによシ出力レベルがずれてし
まうおそれがある。
ところが、上記実施例では、電流の大きさに応じてトラ
ンジスタのエミッタ面積も変えるようにしているので、
エミツタの卑位面槓当シに流れる電流はほぼ一定にされ
る。その結果、電流の切換えに伴なうペース・エミッタ
間電圧ＶＢＥの変動が少なくなシ、出力レベルが安定で
れるように々る。
ンジスタのエミッタ面積も変えるようにしているので、
エミツタの卑位面槓当シに流れる電流はほぼ一定にされ
る。その結果、電流の切換えに伴なうペース・エミッタ
間電圧ＶＢＥの変動が少なくなシ、出力レベルが安定で
れるように々る。
次に、第４図（ａ）とφ）は、上記エミ、り・フォロワ
用のトランジスタＱａとＱｌ）の具体的な構成例を示す
ものである。同図（ａ）では、トランジスタＱａとＱｂ
を互いに近接させて大きさのみを変えて各々全く別個に
構成させるようにしている。一方、同図（ｂ）では、比
較的太きく形成されたＰ型ベース領塘Ｂ内に、大きさく
面積）の異なる２つのＮ型エミッタ領域Ｆｆａ、１１！
１．が形成されている。
用のトランジスタＱａとＱｌ）の具体的な構成例を示す
ものである。同図（ａ）では、トランジスタＱａとＱｂ
を互いに近接させて大きさのみを変えて各々全く別個に
構成させるようにしている。一方、同図（ｂ）では、比
較的太きく形成されたＰ型ベース領塘Ｂ内に、大きさく
面積）の異なる２つのＮ型エミッタ領域Ｆｆａ、１１！
１．が形成されている。
こねによって、それぞれ配線パターンのみを変えること
によって、第３図（１）〜（Ｃ）のようなエミッタ・フ
ォロワを構成できるようにされている。
によって、第３図（１）〜（Ｃ）のようなエミッタ・フ
ォロワを構成できるようにされている。
ところで、第４図（ｂ）に示すような構成のトランジス
タでは、第３図（ｂ）または（ｃ）のような接ｆ／ｊｆ
をし７て一方のエミッタｍａまたはＪ、を有するトラン
ジスタを使用しｆｃ場合に、必然的に仙方のエミッタと
ペースとの間の寄生容量が必ず付くことになる。そのた
め、一方のトランジスタのみを使用する場合には、第４
図（ａ）に示す構成のトランジスタの方が、同図（’ｂ
）の構成のトランジスタを使用する場合よりも遅延時間
が短くなる。従って、面積的には多少不利であるが、第
４図１の構成を適用した方がＬＳＩ全体の動作速度を向
上させることができる。
タでは、第３図（ｂ）または（ｃ）のような接ｆ／ｊｆ
をし７て一方のエミッタｍａまたはＪ、を有するトラン
ジスタを使用しｆｃ場合に、必然的に仙方のエミッタと
ペースとの間の寄生容量が必ず付くことになる。そのた
め、一方のトランジスタのみを使用する場合には、第４
図（ａ）に示す構成のトランジスタの方が、同図（’ｂ
）の構成のトランジスタを使用する場合よりも遅延時間
が短くなる。従って、面積的には多少不利であるが、第
４図１の構成を適用した方がＬＳＩ全体の動作速度を向
上させることができる。
ただし、チップ面積に制約がある場合には、第４図（ｂ
）の構成を適用しても、本発明による効果を得ることは
可能である。
）の構成を適用しても、本発明による効果を得ることは
可能である。
ナオ、上記実施例では、エミッタ・フォロワ用のトラン
ジスタと抵抗素子をそれぞれ２個ずつ用意しておいて、
負荷容量に応じた電流が流れるように回路を切り換える
ようにしているが、トランジスタおよび抵抗を各々３個
以上設けておいて負荷容量に応じて電流を切り換えるよ
うにＬ−てよいことは勿論である。
ジスタと抵抗素子をそれぞれ２個ずつ用意しておいて、
負荷容量に応じた電流が流れるように回路を切り換える
ようにしているが、トランジスタおよび抵抗を各々３個
以上設けておいて負荷容量に応じて電流を切り換えるよ
うにＬ−てよいことは勿論である。
以上沙門Ｉ７にごとく、この発明はエミッターフォロワ
回路が形成される箇所に予めエミッタ・フォロワ用のト
ランジスタと抵抗素子を複数個用意しておき、その二ミ
９り・フォロワ回路の負荷容量の大きさに応じて使用す
るトランジスタと抵抗の接続を切わ換オてエミッタ・フ
ォロワ電流を切り換えるようにしたので、負荷容量の大
きなエミッタ・フォロワの駆動能力を選択的に向上させ
て遅延時間をシ少させることかでき、これによってＬＳ
Ｉ全体の消費電力を増大させることなく高速化きせるこ
とができる。
回路が形成される箇所に予めエミッタ・フォロワ用のト
ランジスタと抵抗素子を複数個用意しておき、その二ミ
９り・フォロワ回路の負荷容量の大きさに応じて使用す
るトランジスタと抵抗の接続を切わ換オてエミッタ・フ
ォロワ電流を切り換えるようにしたので、負荷容量の大
きなエミッタ・フォロワの駆動能力を選択的に向上させ
て遅延時間をシ少させることかでき、これによってＬＳ
Ｉ全体の消費電力を増大させることなく高速化きせるこ
とができる。
まに１予め用意てれる複数個のトランジスタのエミッタ
面積の太き−１−異ならしめておいて、電流の大きさに
応じて使用するトランジスタラ切す換えることによシ、
出力レベルをずらすことなくエミッタ・フォロワの駆動
能力を高めてＬＳＩの動作速度を向上させることができ
る。
面積の太き−１−異ならしめておいて、電流の大きさに
応じて使用するトランジスタラ切す換えることによシ、
出力レベルをずらすことなくエミッタ・フォロワの駆動
能力を高めてＬＳＩの動作速度を向上させることができ
る。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定ζねる
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
具体的に説明したが、本発明は上記実施例に限定ζねる
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
例えは、上記実施例ではトランジスタの大キさを異なら
しめているが、複数のトランジスタの大きさを等しくさ
せ、あるいは複数の抵抗の値を異ならしめておくことも
可能である。
しめているが、複数のトランジスタの大きさを等しくさ
せ、あるいは複数の抵抗の値を異ならしめておくことも
可能である。
以上の説明では、本発明をその背景となったＥＣＬマス
タスライスＬＥＩ工（ゲートアレイ）に適用した場合に
ついて説明したが、この発明はＮＴＬ回路を基本ゲート
回路とするマスタスライスＬＳＩやその他のエミッタ・
フォロワヲ使用ｔ、７’Ｃバイポーラ論理ＬＥＩニ一般
に適用できるものである。
タスライスＬＥＩ工（ゲートアレイ）に適用した場合に
ついて説明したが、この発明はＮＴＬ回路を基本ゲート
回路とするマスタスライスＬＳＩやその他のエミッタ・
フォロワヲ使用ｔ、７’Ｃバイポーラ論理ＬＥＩニ一般
に適用できるものである。
【図面の簡単な説明】
第１図は本発明に係るエミッタ・フォロワ回路の使用例
を示すＥＯＬ回路の構成図、 構成を示す基板平面図でおる。 ｍＦｌ 、ＩＦ２・・・エミ、り・フォロワ回路、Ｑ
ａ＋Ｑｂ・・・トランジスタ、Ｒ＆、Ｒ，１）＋・・抵
抗素子。 代理人 弁理士 高 橋 明 夫 第 １ 図 第 ２ 図 第 ３ 図 （４） と幻
（Ｃ）第 ４ 図 （ｃｔ＞ （初
を示すＥＯＬ回路の構成図、 構成を示す基板平面図でおる。 ｍＦｌ 、ＩＦ２・・・エミ、り・フォロワ回路、Ｑ
ａ＋Ｑｂ・・・トランジスタ、Ｒ＆、Ｒ，１）＋・・抵
抗素子。 代理人 弁理士 高 橋 明 夫 第 １ 図 第 ２ 図 第 ３ 図 （４） と幻
（Ｃ）第 ４ 図 （ｃｔ＞ （初
Claims (1)
- 【特許請求の範囲】 １、 バイポーラトランジスタにより構成されるエミ、
り・フォロワ回路を備えた論理ＬＥＩＩにおいて、上記
エミッタ・フォロワ回路が構成される箇所に、予め複数
個のトランジスタと様数個の抵抗素子が形成され、接続
される角荷容警に応じた電。 淀が流れるように、上記トランジスタと抵抗素子が接続
されるようにされてなることを特徴とするエミッタ・フ
ォロワ回路。 ２、上記複数個のトランジスタがそれぞれ異なる大きさ
に形成されてなることを特徴とする特許請求の範囲第１
項記載のエミッタ・フォロワ回路。 ３、上記論理ＬＳＩが、エミ、、タ會フォロワ回路用の
トランジスタと抵抗素子を備え、マスタスライス法によ
って構成される論理ＬＳＩであるものにおいて、上記複
数個のトランジスタと抵抗素子が、マスタスライス法に
よる配線形成時に、接続これる角荷容量に応じた雷、流
が流れるように接触されてなることを特徴とする特許請
求の範囲第１項および第２項記岐、のエミッタ・フォロ
ワ回路。 ４、上記論理ＬＢ工がＢＯＬ回路を基本ゲート回路とし
て構成これた論理ＬＳＩであって、上記エミッタ・フォ
ロワ回路がそのＥＯＬ回路の出力部に使用はれるように
されてなることを特徴とする特許請求の範囲第３項記載
のエミッタ・フォロワ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58072881A JPS59200525A (ja) | 1983-04-27 | 1983-04-27 | エミツタ・フオロワ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58072881A JPS59200525A (ja) | 1983-04-27 | 1983-04-27 | エミツタ・フオロワ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59200525A true JPS59200525A (ja) | 1984-11-13 |
Family
ID=13502115
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58072881A Pending JPS59200525A (ja) | 1983-04-27 | 1983-04-27 | エミツタ・フオロワ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59200525A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6327119A (ja) * | 1986-07-18 | 1988-02-04 | Fujitsu Ltd | 半導体集積回路 |
| JPS64808A (en) * | 1987-06-23 | 1989-01-05 | Sumitomo Electric Ind Ltd | Semiconductor circuit |
-
1983
- 1983-04-27 JP JP58072881A patent/JPS59200525A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6327119A (ja) * | 1986-07-18 | 1988-02-04 | Fujitsu Ltd | 半導体集積回路 |
| JPS64808A (en) * | 1987-06-23 | 1989-01-05 | Sumitomo Electric Ind Ltd | Semiconductor circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR900008051B1 (ko) | 논리회로 | |
| EP0176799B1 (en) | Emitter coupled logic circuit | |
| EP0355724B1 (en) | Two-level ECL multiplexer without emitter dotting | |
| WO1985002955A1 (en) | Transient active pull-down | |
| JPH0531850B2 (ja) | ||
| JPH04287519A (ja) | 交流結合相補形プル・アップ及びプル・ダウン回路 | |
| JP2564426B2 (ja) | 電流ミラー・プルダウンを有する高速プッシュプル・ドライバ | |
| JPS59200525A (ja) | エミツタ・フオロワ回路 | |
| US4531067A (en) | Push-pull Darlington current sink (PPDCS) logic circuit | |
| US4709166A (en) | Complementary cascoded logic circuit | |
| JPH0161259B2 (ja) | ||
| WO1985002307A1 (en) | An improved logic level translator circuit for integrated circuit semiconductor devices having transistor-transistor logic output circuitry | |
| US5389832A (en) | Capacitively cross-coupled DCS emitter-follower output stage | |
| JPS61127226A (ja) | エミツタ結合ロジツク回路 | |
| JPH0738414A (ja) | シングルエンド入力論理ゲートを有する集積論理回路 | |
| JP2987170B2 (ja) | 非電流ホギング二重分相器ｔｔｌ回路 | |
| JP3614210B2 (ja) | トライステート・バッファ | |
| JPS61174814A (ja) | Ｅｃｌ出力回路 | |
| JPS5980022A (ja) | アクテイブ出力デイスエ−ブル回路 | |
| JP2998334B2 (ja) | Ｅｃｌ型半導体集積回路装置 | |
| JPH02246609A (ja) | 論理回路 | |
| JPS59214327A (ja) | 論理回路装置 | |
| JPS60144017A (ja) | フリツプフロツプ回路 | |
| JP2811658B2 (ja) | 論理回路 | |
| JPS6298913A (ja) | 論理二進回路 |