JPS5920143B2 - パリテイ・チエツク方式の誤り検出方式 - Google Patents

Description

【発明の詳細な説明】 本発明は、パリテイ・チェック方式の誤り検出方式、特
に内・外装置からのパリテイ・ビットを含むデータのパ
リテイ・エラーを監視し、予かじめエラーの格付けをさ
れたエラー ・レベルに従がつてパリテイ・エラーが検
出された内・外装置に対し対応処置をとるようにしたデ
ータ処理装置のパリテイ・チェック方式において、上記
内・外装置からのデータの入力に対応した内部装置から
の内部情報のデータと外部装置からのデータとを分別す
るコントロール・ビットをもうけ、検出されたデータ・
エラーが内・外装置のいずれの装置に起因するかを判別
して適切な処理をとるようにしたパリテイ・チェック方
式の誤り検出方式に関するものである。

一般にデータ処理装置、例えばチャネルにおいては外部
装置である主記憶装置や入出力装置から種々のデータが
入出力される。

該入出力データにはデータに生じた誤りを検出するため
のパリテイ・ビットを含むものとパリテイ・ビットを含
まないものとがあり、更に内部装置からのパリテイ・ビ
ットを含んだデータもあつて、これらのデータ・エラー
は演算装置に入力する前に谷々パリテイ・チェック回路
によつてパリテイ・チェックされるようにされている。
このような従来の入出力データ特に入力データ毎にパリ
テイ・チェック回路を用いていたのでは例えば複数個の
入出力装置を制御するチャネルにおいてパリテイ・チェ
ック回路の回路数が多くなる欠点がある。本発明は、外
部装置からのデータと内部装置からのデータを分別する
コントロール・ビットを用意して外部装置からの入力デ
ータに起因するエラーかまたは内部装置からのデータに
基づくエラーかを判別する集中統合的パリテイ・チェッ
ク回路をもうけることにより演算装置に入力されるデー
タのパリテイ・チェックを実行し、パリテイ・チェック
回路数の増加を抑制するとともに上記欠点の解決を目的
としている。

そしてそのため、本発明のパリテイ・チェック方式の誤
り検出方式は、内・外装置からのパリテイ・ビットを含
むデータのパリテイ・エラーを監視し、予かじめエラー
の格付けをされたエラー・レベルに従がつてパリテイ・
エラーが検出された内・外装置に対し対応処置をとるよ
う奢こしたデータ処理装置のパリテイ・チエツク方式に
おいて、上記内・外装置からのデータの入力に対応した
内部装置からの内部情報のデータと外部装置からのデー
タとを分別するコントロール・ビツトをもうけるととも
に、上記内・外装置からのデータがセツトされるＸレジ
スタの内容についてエラーチエツクを行なうエラー検出
手段をもうけ、該検出手段によつて検出されたエラーが
上記内・外装置のいずれの装置に由来するかを判別し、
予かじめエラーの格付けされたエラー・レベルに従がつ
て当該エラーの発生している装置に対し対応処置をとる
ようにしたことを特徴としている。以下図面を用いて説
明する。第１図は従来のデータ処理装置のチヤネルにお
けるバリテイ・チエツク方式の誤り検出方式の構成例、
第２図は本発明のパリテイ・チエツク方式の誤り検出方
式を用いた一実施例構成を示す。

第１図において、１はチヤネル、２は主記憶装置、３は
入出力装置、４はマイクロプログラム制御回路、５はタ
グ・イン、６はバス・イン、７まデータ・バス、８はタ
グ・イン・レジスタ、９まバス・イン・レジスタ、１０
はバツフア、１１まチヤネル１内で発生する内部情報、
１２はＹレジスタ、１３は演算装置、１４はパリテイ・
チエツク回路、１５はパリテイ・ビツト発生器、１６ま
ｘレジスタ・エラー・フリツプフロツプ、１７まＸレジ
スタ、１８，１９はパリテイ・チエツク回路、２０，２
１はパリテイ・ビツト反転回路、２２はバス・イン・エ
ラー・フリツプフロツプ、２３はバツフア・エラー・フ
リツプフロツプを表わしている。従来のチヤネル１では
ｘレジスタ１７またはＹレジスタ１２はマイクロプログ
ラム制御回路４の制御下にあるため、チヤネル１の内部
でデータ・エラーが検出されると即ちパリテイ・チエツ
ク回路１４でパリテイ・エラーが検出されると可成りレ
ベルの高いエラー（中央処理装置におけるマシーン・チ
エツクのレベル）とみなされ、ｘレジスタ・エラー・フ
リツプフロツプ１６のセツトはチヤネル・コントロール
・チエツクとなり当該チヤネル１をダウンさせる。

このような事態が外部装置からのデータ・エラーで発生
しないようにするためチヤネル１内の内部情報１１のデ
ータ・エラー検出と外部装置からのデータ・エラー検出
とに分別し、外部装置からのパリテイ・ビツトを含むデ
ータに対しＸレジスタ１７に入力される前にパリテイ・
チエツクが実行されている。例えば入出力装置３からの
バス・イン６を介してバス・イン・レジスタ９に入力さ
れたデータのコードはパリテイ・チエツク回路１８でパ
リテイ・チエツクされる。当該データにエラーが検出さ
れた場合にはパリテイ・チエツク回路１８からのエラー
信号がバス・イン・エラー・フリツプフロツプ２２をセ
ツトする。このときマイクロプログラム制御回路４等に
より、このときのタグ・イン・レジスタ８に入力された
データ内容によつてバス・イン・レジスタ９のデータ内
容が単なるデータである場合はチヤネル・データ・チエ
ツクとなり、またバス・イン・レジスタ９のデータ内容
が制御データである場合はインタフエース・コントロー
ル・チエツクとなる。そしてパリテイ・チエツク回路１
８からのエラー信号はパリテイ・ビツト反転回路２０で
パリテイ・ビツトを反転させ、バス・イン・レジスタ９
のデータはパリテイとして正しいコードを構成しｘレジ
スタ１７に入力されるようにされる。同様に外部装置で
ある主記憶装置２からデータ・バス７を介してバツフア
１０に入力されたデータはバリテイ・チエツク回路１９
でパリテイ・チエツクされる。

当該データにエラーが検出された場合にはパリテイ・チ
エツク回路１９からのエラー信号がバツフア・エラー・
フリツブフロツプ２３をセツトするとともにパリテイ・
ビツト反転回路２１でパリテイ・ビツトを反転させバツ
フア１０のデータはパリテイとして正しいコードに転換
されｘレジスタ１７に入力される。該ｘレジスタ１７に
入力された外部装置からのデータ・コードにエラーを包
含するデータはパリテイ・チエツク回路１４でパリテイ
・チエツクされても正しいパリテイ・コードを構成して
いるからパリテイ・エラーが検出されることはなく、従
がつてＸレジスタ・エラー・フリツプフロツプ１６をセ
ツトする事態は発生せずチヤネル１がダウンすることは
起らない。一方、内部情報１１からのデータ内容につい
ては直接ｘレジスタ１７、Ｙレジスタ１２に入力され、
当該データについてはパリテイ・チエツク回路１４でパ
リテイ・チエツクが実行される。

当該パリテイ・チエツク回路１４でデータ・エラーが検
出されるとパリテイ・チエツク回路１４からのエラー信
号がＸレジスタ・エラー・フリツプフロツプ１６をセツ
トし、エラー・レベルの格付の高いチヤネル・コントロ
ール・チエツクのエラーとしてチヤネル１をダウンさせ
る。また入出力装置３からタグ・イン５を介してパリテ
イ・ビツトを含まないデータがタグ・イン・レジスタ８
に転送されてくる。

該データにはパリテイ・チエツク回路１４でパリテイ・
エラーが検出されないような正しいパリテイ構成とする
パリテイ・ビツトをパリテイ・ビツト発生器１５から発
生させて付加させる。このようにして入出力装置３から
タグ・イン５を介してパリテイ・ビツトを含まないデー
タが転送されてきてもパリテイ・ビツト発生器１５によ
つて正しいパリテイが構成され、ｘレジスタ１７を経て
演算装置１３にそのデータ内容が入力される。このとき
パリテイ・チエツク回路１４で該データのパリテイ・チ
エツクがなされるがデータ・エラーは検出されることは
起らない。従来のパリテイ・チエツク方式の誤り検出方
式は外部装置からのパリテイ・ビツトを含むデータに対
し、谷転送データ毎にパリテイ・チエツク回路１８，１
９でパリテイ・チエツクを実行し、またパリテイ・ビツ
トを含む内部情報１１のデータも別異のパリテイ・チエ
ツク回路１４でパリテイ・チエツクが行なわれている。

本発明は、各個別に実行されているパリテイ・チエツク
回路を集中統合したもので第２図は本発明のパリテイ・
チエツク方式の誤り検出方式を用いた一実施構成例を示
している。

図中の符号１ないし１４は第１図のものに対応し、２４
は＃１Ｘレジスタ・エラー・フリツプフロツプ（パリテ
イ・チエツク回路１４の出力を記憶するためのＤタイプ
フリツプフロツプ）、２５はｘレジスタであつて該Ｘレ
ジスタ２５には外部装置からのデータであるかまたは内
部の内部情報１１のデータであるかを分別するためのコ
ントロール・フリツプフロツプｃ（コントロール・ビツ
ト）を有する。そしてＸレジスタ制御情報２６によつて
制御される。２７はアンド回路、２８は＃２Ｘレジスタ
・エラー・フリツプフロツプであつて該＃２Ｘレジスタ
・エラー・フリツプフロツプのセツトはエラー・レベル
の格付の高いチヤネル・コントロールチエツクのエラー
に相当しチヤネル１をダウンさせる。

外部装置の入出力装置３からタグ・イン・レジスタ８若
しくはバス・イン・レジスタ９または主記憶装置２から
バツフア１０に対してタグ・イン５若しくはバス・イン
６またはデータ・バス７を介してそれぞれデータが入力
されると、マルチプレクサ等で構成される図示されてい
ないｘレジスタ制御情報回路からのＸレジスタ制御情報
２６によりｘレジスタ２５のコントロール・フリツプフ
ロツプＣから「０」の出力が発生する。また内部情報１
１のデータがｘレジスタ２５に入力されると該ｘレジス
タ制御情報２６によりｘレジスタ２５のコントロール・
フリツプフロツプＣから「１」の出力が発生する。外部
装置の入出力装置３または主記憶装置２からバス・イン
６またはデータ・バス７を介してバス・イン・レジスタ
９またはバツフア１０に転送されたデータがＸレジスタ
２５に入力されると、該ｘレジスタ２５のコントロール
・フリツプフロツプＣからは前記説明した如く「Ｏ」の
出力を発生しているからアンド回路２７の出力は「０」
となり、＃２Ｘレジスタ・エラー・フリツプフリツプ２
８は当該データがパリテイ・チエツク回路１４でパリテ
イ・チエツクされてデータ・エラーが検出されたとして
もパリテイ・チエツク回路１４からのエラー信号によつ
てセツトされることはない。

即ち＃１Ｘレジスタ・エラー・フリツプフロツプ２４が
セツトされるにとどまる。該＃１Ｘレジスタ・エラー・
フリツプフロツプ２４がセツトされるとマイクロプログ
ラム制御回路４はｘレジスタ２５に入力されているデー
タ内容の種類に対応してチヤネル・データ・チエツクま
たはインタフエース・コントロール・チエツクを指示す
る。なおタグ・イン５を介して転送されるデータにはパ
リテイ・ビツトがないためＸレジスタに入力されるとき
パリテイ・ビツトとして固定値ゞｏ″（または″′１１
）が入力されデータの内容によつては＃１Ｘレジスタ・
エラー・フリツプフロツプ２４をセツトすることになる
がマイクロプログラム制御回路４はこれを無視する。次
に内部情報１１のデータがｘレジスタ２５とＹレジスタ
１２に入力されると当該ｘレジスタ２５のコントロール
・フリツプフロツプＣから「１」の出力が発生し、アン
ド回路２７の入力となる。

内部情報１１のデータにコード・エラーがあるとパリテ
イ・チエツク回路１４からパリテイ・エラーのエラー信
号「１」を発生させ、アンド回路２７を介して＃２Ｘレ
ジスタ・エラー・フリツプフロツプ２８をセツトする。
該＃２Ｘレジスタ・エラー・フリツプフロツプ２８のセ
ツトはエラー・レベルの格付けの高いエラーであるチヤ
ネル・コントロール・チエツクとなりチヤネル１をダウ
ンさせる。これと同時に＃１Ｘレジスタ・エラー・フリ
ツプフロツプ２４をもセツトする。本発明はパリテイ・
チエツク回路個数を減小させても従来のパリテイ・チエ
ツク方式と同一の機能を果している。

そして条件がマツチすれば外部装置からのパリテイ・ビ
ツトを含むデータを直接Ｘレジスタ２５に入力させ、バ
ス・イン・レジスタ９、バツフア１０を省略することも
可能となる。またシステム装置のりセツト時ｘレジスタ
２５のデータ・コードがパリテイ・エラーとなる様構成
されていても、該ｘレジスタ２５のコントロール・フリ
ツプフロツプＣも「０」の出力を発生しているため＃２
Ｘレジスタ・エラー・フリツプフロツプ２８をセツトす
ることはなくチヤネル１はダウンすることはない。以上
説明した如く、本発明によればパリテイ・チエツク回路
数が減少され、金物量を減らすことができる。

【図面の簡単な説明】

第１図ほ従来のデータ処理装置のチヤネルにおけるパリ
テイ・チエツク方式の誤り検出方式の構成例、第２図は
本発明のパリテイ・チエツク方式の誤り検出方式を用い
た一実施例構成を示す。

Claims (1)

【特許請求の範囲】
1. １ 内・外装置からのパリテイ・ビットを含むデータの
   パリテイ・エラーを監視し、予かじめエラーの格付けを
   されたエラー・レベルに従がつてパリテイ・エラーが検
   出された内・外装置に対し対応処置をとるようにしたデ
   ータ処理装置のパリテイ・チェック方式において、上記
   内・外装置からのデータの入力に対応した内部装置から
   の内部情報のデータと外部装置からのデータとを分別す
   るコントロール・ビトをもうけるとともに、上記内・外
   装置からのデータがセットされるＸレジスタの内容につ
   いてエラーチェックを行なうエラー検出手段をもうけ、
   該検出手段によつて検出されたエラーが上記内・外装置
   のいずれの装置に由来するかを判別し、予かじめエラー
   の格付けされたエラー・レベルに従がつて当該エラーの
   発生している装置に対し対応処置をとるようにしたこと
   を特徴とするパリテイ・チェック方式の誤り検出方式。