JPS59201527A - Ｃｍｏｓ全加算器 - Google Patents
Ｃｍｏｓ全加算器Info
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- JPS59201527A JPS59201527A JP59074820A JP7482084A JPS59201527A JP S59201527 A JPS59201527 A JP S59201527A JP 59074820 A JP59074820 A JP 59074820A JP 7482084 A JP7482084 A JP 7482084A JP S59201527 A JPS59201527 A JP S59201527A
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- H03—ELECTRONIC CIRCUITRY
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
- H03K19/21—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical
- H03K19/215—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical using field-effect transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、相補型金属−酸化物一半導体（ＣＭＯ８）技
術を使用して構成された排他的オアおよび排他的ノアゲ
ートに関するものであシ、それらのダートはそれぞれ’
ＥＸＯＲ”および” ＥＸＮＯＲ”と略称されている
。
術を使用して構成された排他的オアおよび排他的ノアゲ
ートに関するものであシ、それらのダートはそれぞれ’
ＥＸＯＲ”および” ＥＸＮＯＲ”と略称されている
。
相補型金属−酸化物一半導体（ＣＭＯ８）技術によって
構成され、第１の入力端子の第１のザブ入力端子および
それと関連する第２のサブ入力端子を備え、それら２個
のサブ入力端子にデジタル信号の１つがそれぞれ非反転
形式および反転形式で供給され、また第２の入力端子を
備え、それに他のデジタル信号が非反転形式で供給され
、第１乃至第４のトランジスタを具備し、第１のトラン
ジスタは一方の導電型でちって、そのダートは排他的オ
アの場合には前記第１のサブ入力端子に、排他的ノアの
場合には第２のサブ入力端子に接続され、第２のトラン
ジスタはそのケ゛−トが排他的オアの場合には前記第２
のサブ入力端子に、排他的ノアの場合には前記第１のサ
ブ入力端子に接続され、第３のトランジスタは他方の導
電型であって、そのケ゛−トは前記第２の入力端子に接
続され、第４のトランジスタは前記一方の導電型であシ
、これら４個のトランジスタのチャンネルの一端はダー
ト回路の出力端子に接続され、第２のトランジスタのチ
ャンネルの出力端子と接続されていない側のチャンネル
端子は第２の入力端子に接続され、第３のトランジスタ
の対応するチャンネル端子は第１の入力端子のサブ入力
端子の一方に接続されている排他的オアおよび排他的ノ
アゲートはそれぞれ西ドイツ特許ＤＥ２１６５１６０Ｃ
２号明細書（特に第４Ａ図）および西ドイツ公開特許公
報ＤＥ２１６５１６２Ｂ２号（特に第４Ａ図）に示され
ている。従来技術における両ダートのそれぞれの装置は
５個のトランジスタラ有しており、それらのトランジス
タの５ちの１個はそのチャンネルの１端が直流電源端子
に接続されている。
構成され、第１の入力端子の第１のザブ入力端子および
それと関連する第２のサブ入力端子を備え、それら２個
のサブ入力端子にデジタル信号の１つがそれぞれ非反転
形式および反転形式で供給され、また第２の入力端子を
備え、それに他のデジタル信号が非反転形式で供給され
、第１乃至第４のトランジスタを具備し、第１のトラン
ジスタは一方の導電型でちって、そのダートは排他的オ
アの場合には前記第１のサブ入力端子に、排他的ノアの
場合には第２のサブ入力端子に接続され、第２のトラン
ジスタはそのケ゛−トが排他的オアの場合には前記第２
のサブ入力端子に、排他的ノアの場合には前記第１のサ
ブ入力端子に接続され、第３のトランジスタは他方の導
電型であって、そのケ゛−トは前記第２の入力端子に接
続され、第４のトランジスタは前記一方の導電型であシ
、これら４個のトランジスタのチャンネルの一端はダー
ト回路の出力端子に接続され、第２のトランジスタのチ
ャンネルの出力端子と接続されていない側のチャンネル
端子は第２の入力端子に接続され、第３のトランジスタ
の対応するチャンネル端子は第１の入力端子のサブ入力
端子の一方に接続されている排他的オアおよび排他的ノ
アゲートはそれぞれ西ドイツ特許ＤＥ２１６５１６０Ｃ
２号明細書（特に第４Ａ図）および西ドイツ公開特許公
報ＤＥ２１６５１６２Ｂ２号（特に第４Ａ図）に示され
ている。従来技術における両ダートのそれぞれの装置は
５個のトランジスタラ有しており、それらのトランジス
タの５ちの１個はそのチャンネルの１端が直流電源端子
に接続されている。
本発明の目的は従来技術による装置に比較して必要なト
ランジスタの数が少な（てｔむＥＸＯＲまたはＥＸＮＯ
Ｒを提供することであシ、またそのようなＥＸＯＲおよ
びＥＸＮＯＲを使用したＣＭＯ８全加算器段を提供する
ことである。
ランジスタの数が少な（てｔむＥＸＯＲまたはＥＸＮＯ
Ｒを提供することであシ、またそのようなＥＸＯＲおよ
びＥＸＮＯＲを使用したＣＭＯ８全加算器段を提供する
ことである。
本発明によって達成される従来技術の装置よシすぐれて
いる効果は各ＥＸＯＲ或はＥＸＮＯＲＫ対して４個のト
ランジスタしか必要でないことである。それ放生導体チ
ップ上の所要面積は５分の１だけ節減される。本発明に
よればまだ直流電源電圧端子に対する必要性を無（する
ことができる。それ敵本発明によるＥＸＯＲおよびＥＸ
ＮＯＲは電源電圧導線の位置に関係なく半導体チップ内
で使用されることができる。
いる効果は各ＥＸＯＲ或はＥＸＮＯＲＫ対して４個のト
ランジスタしか必要でないことである。それ放生導体チ
ップ上の所要面積は５分の１だけ節減される。本発明に
よればまだ直流電源電圧端子に対する必要性を無（する
ことができる。それ敵本発明によるＥＸＯＲおよびＥＸ
ＮＯＲは電源電圧導線の位置に関係なく半導体チップ内
で使用されることができる。
以下添付図面を参照に詳細に説明する。
まず第１図および第２図によって本発明と従来技術の装
置との差異について説明する。ＥＸＯＲおよびＥＸＮＯ
Ｒは４個のトランジスタｔｌ、ｔ２゜ｔ３．ｔ４によシ
構成され、その中の２個のトランジスタｔｌ 、ｔ４は
一方の導電型であり（第１図においてはそれらはｐチャ
ンネル装置と仮定する。カッコ中の文字ｎはそれらがｎ
チャンネル装置であってもよいことを示している。）ｉ
（Ｄ２個のトランジスタｔ２．ｔ３は他方の導電型であ
る（すなわちｎチャンネル装置であシ）カッコ中の文字
ｐはｐ導電、型でもよいことを示している）。したがっ
て、本発明はその特徴の一つとして従来技術において一
方の導電型であった第２のトランジスタｔ２は他方の導
電型であることで従来技術と異なっている。
置との差異について説明する。ＥＸＯＲおよびＥＸＮＯ
Ｒは４個のトランジスタｔｌ、ｔ２゜ｔ３．ｔ４によシ
構成され、その中の２個のトランジスタｔｌ 、ｔ４は
一方の導電型であり（第１図においてはそれらはｐチャ
ンネル装置と仮定する。カッコ中の文字ｎはそれらがｎ
チャンネル装置であってもよいことを示している。）ｉ
（Ｄ２個のトランジスタｔ２．ｔ３は他方の導電型であ
る（すなわちｎチャンネル装置であシ）カッコ中の文字
ｐはｐ導電、型でもよいことを示している）。したがっ
て、本発明はその特徴の一つとして従来技術において一
方の導電型であった第２のトランジスタｔ２は他方の導
電型であることで従来技術と異なっている。
本発明の別の特徴によれば従来技術の装置と異なって第
４のトランジスタｔ４のダートは第１のサブ入力端子Ｘ
にではなく、第２の入力端子ｙに接続されている。さら
にトランジスタｔ４のチャンネルの出力端子に結合され
ない端子はＥＸＯＲの場合には第１のサブ入力端子Ｘに
、そしてＥＸＮＯＲの場合には第２のサブ入力端子正に
接続され、従来技術における装置のように第２の入力端
子ｙに接続されることはない。
４のトランジスタｔ４のダートは第１のサブ入力端子Ｘ
にではなく、第２の入力端子ｙに接続されている。さら
にトランジスタｔ４のチャンネルの出力端子に結合され
ない端子はＥＸＯＲの場合には第１のサブ入力端子Ｘに
、そしてＥＸＮＯＲの場合には第２のサブ入力端子正に
接続され、従来技術における装置のように第２の入力端
子ｙに接続されることはない。
本発明のさらに別の特徴によれば紀１のトランジスタｔ
１のダートは、従来技術の装置のように第４のトランジ
スタｔ４のケ゛−トに接続されるのでは々く、第４のト
ランジスタｔ４のチャンネルの前記端子（サブ入力端子
に接続される端子）に接続される。第１のトランジスタ
ｔ１の出力端子と接続されない側のチャンネル端子は、
従来技術の装置のように前述の第５のトランジスタのダ
ートーソース路を通るのではな（、直接第２の入力端子
ｙに接続される。
１のダートは、従来技術の装置のように第４のトランジ
スタｔ４のケ゛−トに接続されるのでは々く、第４のト
ランジスタｔ４のチャンネルの前記端子（サブ入力端子
に接続される端子）に接続される。第１のトランジスタ
ｔ１の出力端子と接続されない側のチャンネル端子は、
従来技術の装置のように前述の第５のトランジスタのダ
ートーソース路を通るのではな（、直接第２の入力端子
ｙに接続される。
ＥＸＯＲの場合には菓３のトランジスタｔ３の出力端子
に接続されない側のチャンネル端子は、従来技術の装置
のように第１のサブ入力端子ではな（第２のサブ入力端
子Ｘに接続される。
に接続されない側のチャンネル端子は、従来技術の装置
のように第１のサブ入力端子ではな（第２のサブ入力端
子Ｘに接続される。
以下添付図面について最初に述べたような従来技術の装
置との差異について考慮することな（詳細に説明する。
置との差異について考慮することな（詳細に説明する。
第１図および第２図の２個のダート回路のそれぞれの第
１の入力端子は第１のサブ入力端子Ｘと第２のサブ入力
端子正に分けられておシ、それら２個のサブ入力端子に
２個のデジタル信号の一方が非反転および反転形式でそ
れぞれ供給されなければならない。一方、他方のデジタ
ル信号用の第２の入力端子ｙは分けられておらず、デジ
タル信号は非反転形式でそこに供給されなければならな
い。第１図乃至第４図で使用された論理記号においては
、この特性は２個のサブ入力端子Ｘと７の間隔をサブ入
力端子Ｘまだはマと第２の入力端子ｙとの間隔よシも接
近させて図示することによって示されている。
１の入力端子は第１のサブ入力端子Ｘと第２のサブ入力
端子正に分けられておシ、それら２個のサブ入力端子に
２個のデジタル信号の一方が非反転および反転形式でそ
れぞれ供給されなければならない。一方、他方のデジタ
ル信号用の第２の入力端子ｙは分けられておらず、デジ
タル信号は非反転形式でそこに供給されなければならな
い。第１図乃至第４図で使用された論理記号においては
、この特性は２個のサブ入力端子Ｘと７の間隔をサブ入
力端子Ｘまだはマと第２の入力端子ｙとの間隔よシも接
近させて図示することによって示されている。
４個のトランジスタｔ１・・・ｔ４の全てのチャンネル
はこのケ゛−ト回路の出力端子２に接続されている。一
方の導電型である第１のトランジスタｔ１のケゞ−トは
前述のようにＥＸＯＲの場合には第１のサブ入力端子Ｘ
に接続され、ＥＸＮＯＲの場合には第２のサブ入力端子
正に接続されている。他方の導電型である第２のトラン
ジスタｔ２のダートはＥＸＯＲの場合には第２のサブ入
力端子正に接続され、ＥＸＮＯＲの場合には第１のサグ
入力端子Ｘに接続されている。他方の導電型である第３
のトランジスタｔ３のダートおよび前記一方の導電型で
ある第４のトランジスタｔ４のゲートは、ＥＸＯＲの場
合およびＥＸＮＯＲの場合に共に第２の入力端子ｙに接
続されている。
はこのケ゛−ト回路の出力端子２に接続されている。一
方の導電型である第１のトランジスタｔ１のケゞ−トは
前述のようにＥＸＯＲの場合には第１のサブ入力端子Ｘ
に接続され、ＥＸＮＯＲの場合には第２のサブ入力端子
正に接続されている。他方の導電型である第２のトラン
ジスタｔ２のダートはＥＸＯＲの場合には第２のサブ入
力端子正に接続され、ＥＸＮＯＲの場合には第１のサグ
入力端子Ｘに接続されている。他方の導電型である第３
のトランジスタｔ３のダートおよび前記一方の導電型で
ある第４のトランジスタｔ４のゲートは、ＥＸＯＲの場
合およびＥＸＮＯＲの場合に共に第２の入力端子ｙに接
続されている。
第１および第２のトランジスタｔｌ、ｔ２ｃｌ出力端子
に接続されていない側のチャンネル端子は第２の入力端
子ｙに接続され、一方策３のトランジスタｔ３の対応す
るチャンネル端子はＥＸＯＲの場合には第２のサブ入力
端子に接続され、ＥＸＮＯＲの場合には第１のサブ入力
端子Ｘに接続されている。第４のトランジスタｔ４の対
応するチャンネル端子はＥＸＯＲの場合には第１のサブ
入力端子Ｘに接続され、ＥＸＮＯＲの場合には第２のザ
ブ入力端子Ｘに接続されている。
に接続されていない側のチャンネル端子は第２の入力端
子ｙに接続され、一方策３のトランジスタｔ３の対応す
るチャンネル端子はＥＸＯＲの場合には第２のサブ入力
端子に接続され、ＥＸＮＯＲの場合には第１のサブ入力
端子Ｘに接続されている。第４のトランジスタｔ４の対
応するチャンネル端子はＥＸＯＲの場合には第１のサブ
入力端子Ｘに接続され、ＥＸＮＯＲの場合には第２のザ
ブ入力端子Ｘに接続されている。
本発明によればＥＸＯＲ（ＥＸＮＯＲ）に必要なトラン
ジスタの数が少いため、これらのケゝ−ト回路はＣＭＯ
３全加算器の各段に用いるのに特に適したものである。
ジスタの数が少いため、これらのケゝ−ト回路はＣＭＯ
３全加算器の各段に用いるのに特に適したものである。
本発明のそのよう万力用の２つの例を第３図および第４
図に示す。第３図は全加算器段に関するもので、それに
おいてキャリ（桁上げ）入力端子ｃｉは非反転キャリ信
号を与えられるものであり、一方キヤリ出力端子ｃａは
反転されたキャリ信号を出力するものである。
図に示す。第３図は全加算器段に関するもので、それに
おいてキャリ（桁上げ）入力端子ｃｉは非反転キャリ信
号を与えられるものであり、一方キヤリ出力端子ｃａは
反転されたキャリ信号を出力するものである。
第４図においてはこれら２つの特徴が逆にされている。
すなわちキャリ入力端子ｃｉは反転キャリ信号を受け、
キャリ出力端子ｃａは非反転キャリ信号を出力する。
キャリ出力端子ｃａは非反転キャリ信号を出力する。
以下説明する２個の全加算器段は、第３図に示す段が本
発明による２個のＥＸＯＲｘｌおよびＸ２を使用し、一
方策４図に示す段は第３図のもののＥＸＯＲｘ２がＥＸ
ＮＯＲｘｎによって置き換えられている点で相違してい
る。第１のＥＸＯＲｘｉの入力端子はまだそれぞれの全
加算器段の入力端子であるから、この全加算器段の第１
の入力端子もまだ２個のサブ入力端子Ｘ′およびマ′に
分けられている。一方策２の入力端子ｙ′は分けられて
いない。これら２つの入力端子はＥＸＮＯＲの第１およ
び第２のサブ入力端子Ｘおよび；のそれぞれと同一であ
るから、加算されるべき第１の信号は非反転および反転
形式でそれぞれ与えられなければならない。一方加算さ
れるべき第２の信号は非反転形式で第２の入力端子ｙ′
に供給されなければならない。
発明による２個のＥＸＯＲｘｌおよびＸ２を使用し、一
方策４図に示す段は第３図のもののＥＸＯＲｘ２がＥＸ
ＮＯＲｘｎによって置き換えられている点で相違してい
る。第１のＥＸＯＲｘｉの入力端子はまだそれぞれの全
加算器段の入力端子であるから、この全加算器段の第１
の入力端子もまだ２個のサブ入力端子Ｘ′およびマ′に
分けられている。一方策２の入力端子ｙ′は分けられて
いない。これら２つの入力端子はＥＸＮＯＲの第１およ
び第２のサブ入力端子Ｘおよび；のそれぞれと同一であ
るから、加算されるべき第１の信号は非反転および反転
形式でそれぞれ与えられなければならない。一方加算さ
れるべき第２の信号は非反転形式で第２の入力端子ｙ′
に供給されなければならない。
第２のＥＸＯＲｘ２（第３図）およびＥＸＮＯＲｘｎ（
第４図）の第１のサブ入力端子Ｘは第１のＥＸＯＲｘｉ
の出力端子に接続され、一方キヤリ入力端子ｃｊ（第３
図）および石（第４図）はそれぞれ第２のＥＸＯＲｘ２
およびＥＸＮＯＲｘｎの第２の入力端子ｙに接続される
。キャリ入力端子ｃｉおよびｃｉはクロックドインバー
タｔｉを経由してキャリ出力端子ｉ（第３図）およびｃ
ａ（第４図）にそれぞれ接続されている。
第４図）の第１のサブ入力端子Ｘは第１のＥＸＯＲｘｉ
の出力端子に接続され、一方キヤリ入力端子ｃｊ（第３
図）および石（第４図）はそれぞれ第２のＥＸＯＲｘ２
およびＥＸＮＯＲｘｎの第２の入力端子ｙに接続される
。キャリ入力端子ｃｉおよびｃｉはクロックドインバー
タｔｉを経由してキャリ出力端子ｉ（第３図）およびｃ
ａ（第４図）にそれぞれ接続されている。
第１のＥＸＯＲｘｉの出力端子はまたスタティックイン
バータｓｉの入力端子と、クロックドインパークｔｉの
第１クロツク入力端子と、および伝送グー ） ｔｇの
第１のクロック入力端子とに接続されている。伝送ケゞ
−） ｔｇの第２のクロック入力端子はクロックドイン
パークｔｉの第２のクロック入力端子と共にスタティッ
クインバータｓｉの出力端子に接続されている。第１図
および第２図においてカッコを付されていない記号で示
され７’ｃ４個のトランジスタｔ１・・・ｔ４の導電型
に対しては伝送グー）ｔｇ（第３図および第４図）の左
側のトランジスタは前記一方の導電型、すなわちｐチャ
ンネル装置であシ、右側のトランジスタは他方の導電型
、すなわちｎチャンネル装置である。
バータｓｉの入力端子と、クロックドインパークｔｉの
第１クロツク入力端子と、および伝送グー ） ｔｇの
第１のクロック入力端子とに接続されている。伝送ケゞ
−） ｔｇの第２のクロック入力端子はクロックドイン
パークｔｉの第２のクロック入力端子と共にスタティッ
クインバータｓｉの出力端子に接続されている。第１図
および第２図においてカッコを付されていない記号で示
され７’ｃ４個のトランジスタｔ１・・・ｔ４の導電型
に対しては伝送グー）ｔｇ（第３図および第４図）の左
側のトランジスタは前記一方の導電型、すなわちｐチャ
ンネル装置であシ、右側のトランジスタは他方の導電型
、すなわちｎチャンネル装置である。
伝送ケ”−トｔｇのスイッチング路は第３図の場合には
第２のサブ入力端子？とキャリ出力端子ｉとの間に接続
され、第４図の場合には第１のサブ入力端子Ｘ′または
第２の入力端子ｙ’（これは図では破線で示されている
）とキャリ出力端子ｃａとの間に接続されている。第３
図においては第２０ＥＸＯＲｘ２の出力端子は加算出力
端子ｓａであり、第４図においては加算出力端子はＥＸ
ＮＯＲｘｎの出力端子である。
第２のサブ入力端子？とキャリ出力端子ｉとの間に接続
され、第４図の場合には第１のサブ入力端子Ｘ′または
第２の入力端子ｙ’（これは図では破線で示されている
）とキャリ出力端子ｃａとの間に接続されている。第３
図においては第２０ＥＸＯＲｘ２の出力端子は加算出力
端子ｓａであり、第４図においては加算出力端子はＥＸ
ＮＯＲｘｎの出力端子である。
第５図および第６図はそれぞれ第３図および第４図の装
置の詳細な回路図を示している。
置の詳細な回路図を示している。
ＥＸＯＲｘｉ、 ｘ２． ＥＸＮＯＲｘｎにおいて個々
のトランジスタについての参照符号は図を簡明にするだ
めに省略されている。回路は相互接続および入力につい
ての表示から充分に明瞭であるからそのような参照符号
は不要と考える。第５図および第６図において、クロッ
クドインバータｔｉは直列に接続された４個のトランジ
スタよシ構成され、そのうちの上方の２個は一方の導電
型（例えばｐチャンネル）であり、下方の２個は他方の
導電型（例えばｎチャンネル）であシ、それらの直列接
続されたチャンネルは電源Ｕと接地点間に接続されてい
る。接地されたトランジスタと電源Ｕに接続されたトラ
ンジスタはそれらのダートが互に接続されもっばらイン
バータトランジスタとして使用される。一方残シの２個
の中間のトランジスタはそれぞれ第１および第２のクロ
ック信号を注入する作用をするトランジスタである。
のトランジスタについての参照符号は図を簡明にするだ
めに省略されている。回路は相互接続および入力につい
ての表示から充分に明瞭であるからそのような参照符号
は不要と考える。第５図および第６図において、クロッ
クドインバータｔｉは直列に接続された４個のトランジ
スタよシ構成され、そのうちの上方の２個は一方の導電
型（例えばｐチャンネル）であり、下方の２個は他方の
導電型（例えばｎチャンネル）であシ、それらの直列接
続されたチャンネルは電源Ｕと接地点間に接続されてい
る。接地されたトランジスタと電源Ｕに接続されたトラ
ンジスタはそれらのダートが互に接続されもっばらイン
バータトランジスタとして使用される。一方残シの２個
の中間のトランジスタはそれぞれ第１および第２のクロ
ック信号を注入する作用をするトランジスタである。
スタティックインバータ８１もまた電源Ｕおよび接地点
に接続され、それは通常のように互に反対導電型の２個
のトランジスタによって構成され、それらトランジスタ
のチャンネルは直列に電源Ｕど接地点との間に接続され
ている。伝送ケ゛−）ｔｇは通常のように互に反対導電
型の２個のトランジスタによシ構成され、それらトラン
ジスタのチャンネルは並列に接続されている。
に接続され、それは通常のように互に反対導電型の２個
のトランジスタによって構成され、それらトランジスタ
のチャンネルは直列に電源Ｕど接地点との間に接続され
ている。伝送ケ゛−）ｔｇは通常のように互に反対導電
型の２個のトランジスタによシ構成され、それらトラン
ジスタのチャンネルは並列に接続されている。
図から明らかなように第５図および第６図の２個の全加
算器段のそれぞれは１６個のトランジスタによって構成
され、それらの半数のものは一方の導電型であシ、残シ
の半数のものは他方の導電型である。すなわちこの回路
はそれぞれの導電型のトランジスタを同数使用している
。
算器段のそれぞれは１６個のトランジスタによって構成
され、それらの半数のものは一方の導電型であシ、残シ
の半数のものは他方の導電型である。すなわちこの回路
はそれぞれの導電型のトランジスタを同数使用している
。
もしも第５図に示す全加算器段と第６図に示す全加算器
段とがキャリ信号路に関して直列に接続され、第６図の
回路が第５図の回路に続き、以下交互に接続される々ら
ば各段のキャリ信号路が唯１個のインバータしか含まな
いＣＭＯ８並列加算器を得ることができる。したがって
そのよう々全加算器はいわゆるリップル−キャリ（ｒｉ
ｐｐｌｅ−ｃａｒｒｙ）加算器を構成し、特に迅速なキ
ャリ発生時間を有する全加算器が得られる。
段とがキャリ信号路に関して直列に接続され、第６図の
回路が第５図の回路に続き、以下交互に接続される々ら
ば各段のキャリ信号路が唯１個のインバータしか含まな
いＣＭＯ８並列加算器を得ることができる。したがって
そのよう々全加算器はいわゆるリップル−キャリ（ｒｉ
ｐｐｌｅ−ｃａｒｒｙ）加算器を構成し、特に迅速なキ
ャリ発生時間を有する全加算器が得られる。
第１図および嶋２図は本発明の１実箔例のＥＸＯＲおよ
びＥＸＮＯＲの回路図を示し、第３図および第４図は本
発明を使用した第１および第２のＣＭＯ８全加算全加算
同段の概略図を示し、第５図および第６図は第３図およ
び第４図の回路の詳細な回路図を示す。 ｔｌ 、ｔ２．ｔ３．ｔ４・・・トランジスタ、Ｘ・・
・第１のサブ入力端子、マ・・・第２のサブ入力端子、
ｙ・・・第２の入力端子、Ｚ・・・出力端子、ｘｌ。 ｘ ２−− ＥＸＯＲ、ｘｎ −−−ＥＸＮＯＲ，ｔｉ
−・・クロックドインバータ、Ｓｉ・・・スタティック
インノぐ一タ、ｔｇ・・・伝送ダート、ｃｉ 、 ｃｌ
・・・キャリ入力端子、ｃａ、ｃａ・・・キャリ出力端
子、ｓａ・・・加算出力端子、Ｕ・・・電源。
びＥＸＮＯＲの回路図を示し、第３図および第４図は本
発明を使用した第１および第２のＣＭＯ８全加算全加算
同段の概略図を示し、第５図および第６図は第３図およ
び第４図の回路の詳細な回路図を示す。 ｔｌ 、ｔ２．ｔ３．ｔ４・・・トランジスタ、Ｘ・・
・第１のサブ入力端子、マ・・・第２のサブ入力端子、
ｙ・・・第２の入力端子、Ｚ・・・出力端子、ｘｌ。 ｘ ２−− ＥＸＯＲ、ｘｎ −−−ＥＸＮＯＲ，ｔｉ
−・・クロックドインバータ、Ｓｉ・・・スタティック
インノぐ一タ、ｔｇ・・・伝送ダート、ｃｉ 、 ｃｌ
・・・キャリ入力端子、ｃａ、ｃａ・・・キャリ出力端
子、ｓａ・・・加算出力端子、Ｕ・・・電源。
Claims (5)
- （１）相補型金属−酸化物一半導体（ＣＭＯ８）技術に
よって構成され、 第１の入力端子の第１のサブ入力端子およびそれと関連
する第２のサブ入力端子を備え、それら２個のサブ入力
端子にデジタル信号の１つがそれぞれ非反転形式および
反転形式で供給され、まだ第２の入力端子を備え、それ
に他のデジタル信号が非反転形式で供給され、 第１乃至第４のトランジスタを具備し、第１のトランジ
スタは一方の導電型であって、そのケ゛−トは排他的オ
アの場合には前記第１のサブ入力端子に、排他的ノアの
場合には第２のサブ入力端子に接続され、 第２のトランジスタはそのダートが排他的オアの場合に
は前記第２のザブ入力端子に、排他的ノアの場合には前
記第１のサブ入力端子に接続され、 第３のトランジスタは他方の導電型であって、そのダー
トは前記第２の入力端子に接続され、第４のトランジス
タは前記一方の導電型であ地 これら４個のトランジスタのチャンネルの一端はゲート
回路の出力端子に接続され、第２のトランジスタのチャ
ンネルの出力端子と接続されていない側のチャンネル端
子は＠２の入力端子に接続され、第３のトランジスタの
対応するチャンネル端子は第１の入力端子のサブ入力端
子の一方に接続されている排他的オア（ＥＸＯＲ）また
は排他的ノア（ＥＸＮＯＲ）ダートとして構成された回
路において、 第２のトランジスタは前記他方の導電型であり、 第４のトランジスタのダートは前記第２の入力端子に接
続され、第４のトランジスタの出力端子と接続されてい
ない側のチャンネル端子は排他的オアの場合には第１の
サブ入力端子に接続され、排他的ノアの場合には第２の
サブ入力端子に接続され、 第１のトランジスタのダートは第４のトランジスタの出
力端子と接続されていない側のチャンネル端子に接続さ
れ、第１のトランジスタの出力端子に接続されていない
側のチャネル端子は第２の入力端子に接続され、第３の
トランジスタの出力端子に接続されていない側のチャン
ネル端子は排他的オアの場合には前記第２のサブ入力端
子に接続されていることを特徴とする回路。 - （２）加算されるべぎ第１の信号用の２個のサブ入力端
子よ構成る第１の入力端子および加算されるべき第２の
信号用の第２の入力端子と非反転キャリ入力端子とを具
備したＣＭＯ３全加算器段として動作する回路であって
、 加算されるべき第１の信号は排他的オアゲートとして構
成された第１の排他的ダートの８１のサブ入力端子およ
び第２のサブ入力端子に非反転形式および反転形式でそ
れぞれ供給され、加算されるべき第２の信号は排他的デ
ートの第２の入力端子に供給され、 第２の排他的ダートの第１のザブ入力端子は第１の排他
的ダートの出力端子に接続され、キャリ入力端子は第２
の排他的ゲートの第２の入力端子およびクロックドイン
バータの信号入力端子に接続され、 第１の排他的ダートの出力端子は、スタティックインバ
ータの入力端子と、クロックドインバータの第１のクロ
ック入力端子と、伝送ダートの第１のクロック入力端子
とに接続され、伝送ダートの第２のクロック入力端子は
クロックドインバータの第２のクロック入力端子と共に
スタティックインバータの出力端子に接続され、クロッ
クドインパークの出力端子はキャリ出力端子であシ、第
２の排他的ケ゛−トの出力端子は加算出力端子であり、 伝送ダートのスイッチング路は第２のサブ入力端子とキ
ャリ出力端子との間に接続され、前記第１および第２の
排他的ダートは相補型金属−酸化物−半導体（ＣＭＯ８
）技術によって構成された排他的オアまたは排他的ノア
ゲートであって、 第１の入力端子の第１のサブ入力端子およびそれと関連
する第２のサブ入力端子を備え、それら２個のサブ入力
端子にデジタル信号の１つがそれぞれ非反転形式および
反転形式で供給され、また第２の入力端子を備え、それ
に他のデジタル信号が非反転形式で供給され、 第１乃至第４のトランジスタを具備し、第１のトランジ
スタは一方の導電型であって、そのｒ−）は排他的オア
の場合には前記第１のサブ入力端子に、排他的ノアの場
合には第２のサブ入力端子に接続され、 第２のトランジスタは前記他方の導電型であって、その
ダートが排他的オアの場合には前記第２のザブ入力端子
に、排他的ノアの場合には前記第１のサブ入力端子に接
続され、 第３のトランジスタは他方の導電型であって、そのダー
トは前記纂２の入力端子に接続され、第４のトランジス
タは前記一方の導電型であシ、 これら４個のトランジスタのチャンネルの一端はダート
回路の出力端子に接続され、第２のトランジスタのチャ
ンネルの出力端子と接続されていない側のチャンネル端
子は第２の入力端子に接続され、第３のトランジスタの
対応するチャンネル端子は第１の入力端子のサブ入力端
子の一方に接続されておシ、 第４のトランジスタのダートは前記Ｍ２の入力端子に接
続され、第４のトランジスタの出力端子と接続されてい
ない側のチャンネル端子は排他的オアの場合には第１の
サブ入力端子に接続され、排他的ノアの場合には第２の
サブ入力端子に接続され、 第１のトランジスタのケ゛−トは第４のトランジスタの
出力端子と接続されていない側のチャンネル端子に接続
され、第１のトランジスタの出力端子に接続されていな
い側のチャンネル端子は第２の入力端子に接続され、第
３のトランジスタの出力端子に接続されていない側のチ
ャンネル端子は排他的オアの場合には前記第２のサブ入
力端子に接続されていることを特徴とする回路。 - （３） 第２の排他的ダートが排他的オアダートであ
る特許請求の範囲第２項記載の回路。 - （４）第２の排他的ダートが排他的ノアダートである特
許請求の範囲第２項記載の回路。 - （５）第２の排他的ケ゛−トが排他的オアゲートである
回路と第２の排他的ダートが排他的ノアダートである回
路とがキャリ入力からキャリ出力への経路に対して交互
に直列に接続されている特許請求の範囲第２項記載の回
路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP83103653A EP0122946B1 (de) | 1983-04-15 | 1983-04-15 | CMOS-Volladdierstufe |
| EP83103653.8 | 1983-04-15 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59201527A true JPS59201527A (ja) | 1984-11-15 |
| JPH0552529B2 JPH0552529B2 (ja) | 1993-08-05 |
Family
ID=8190413
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59074820A Granted JPS59201527A (ja) | 1983-04-15 | 1984-04-13 | Ｃｍｏｓ全加算器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4621338A (ja) |
| EP (1) | EP0122946B1 (ja) |
| JP (1) | JPS59201527A (ja) |
| DE (1) | DE3373566D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7203714B1 (en) | 1999-03-16 | 2007-04-10 | Fujitsu Limited | Logic circuit |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60134932A (ja) * | 1983-12-24 | 1985-07-18 | Toshiba Corp | プリチヤ−ジ型の桁上げ連鎖加算回路 |
| JPS60247734A (ja) * | 1984-05-24 | 1985-12-07 | Toshiba Corp | 論理演算回路 |
| JPS60247733A (ja) * | 1984-05-24 | 1985-12-07 | Toshiba Corp | 論理演算回路 |
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| JPH0619701B2 (ja) * | 1985-10-31 | 1994-03-16 | 日本電気株式会社 | 半加算回路 |
| US4831578A (en) * | 1985-11-25 | 1989-05-16 | Harris Semiconductor (Patents) Inc. | Binary adder |
| JPH07104774B2 (ja) * | 1985-11-26 | 1995-11-13 | 株式会社東芝 | 同期式演算回路 |
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| FR2596544B1 (fr) * | 1986-03-28 | 1988-05-13 | Radiotechnique Compelec | Circuit arithmetique et logique |
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-
1983
- 1983-04-15 EP EP83103653A patent/EP0122946B1/de not_active Expired
- 1983-04-15 DE DE8383103653T patent/DE3373566D1/de not_active Expired
-
1984
- 1984-04-13 JP JP59074820A patent/JPS59201527A/ja active Granted
- 1984-04-13 US US06/600,169 patent/US4621338A/en not_active Expired - Fee Related
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