JPS5910032A

JPS5910032A - キャリー・ルック・アヘッド回路

Info

Publication number: JPS5910032A
Application number: JP58068511A
Authority: JP
Inventors: ピ−タ−・ウイリアム・クツク; ヒユング−ヒユイ・シ−; グレン・セス・ミランカ−
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1982-06-28
Filing date: 1983-04-20
Publication date: 1984-01-19
Also published as: EP0097779B1; EP0097779A1; US4504924A; JPH0233174B2; DE3367472D1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔技術分野〕本発明は一般にテイジタル論理回路、特に複雑なテータ
入力の論理関数である出力を力えるために電、界効果ト
ランジスタ・トランスファ・ゲートを用いたキャリー・
ルック・アヘッド（椿上げ先見）回路等の複雑な論理回
路に関する。

〔背景技術〕

キャリー・ルック・アヘッド論理回路のような複射１な
論理回路は従来技術において周知であり、神々の技術を
用いて実現されている１、しかしプール代数式に基づい
て複雑な論理回路を実現する単刀直入な技術は良く知ら
ｔｌ−ているが、それらの親。

則を単純に応用して複雑な論理回路を実現するには、多
数の論理素子が必要であり、従って回路実装体中にスペ
ースを取り且つ電力を消費し、しばしばその程度は単に
給電及び診断能力を細布するために伺加的な回路が必要
とされる程である。また時々バック・サーキット（ｂａ
ｃｋ　　ｃｉｒｃｕｉｔ）を阻止するための特殊な準備
が必要である。

トランスファ・ゲートも周知のものである。トランスフ
ァ・ゲートはゲート・パルスによってオン又はオフにス
イッチしサイクル・タイムに関して意味のある期間の間
その条件を保持する特性を持つ。トランスファ・ゲート
は論理回路を構成する時に単純はつ容易に使用できるが
、かなり双方向的であり複雑な回路においてはバック・
サーキットの問題がある。

〔発明の開示〕

本発明の目的は最小限の数のトランスファ・ゲ−４を用
いた次雑な論理回路を提供する事である。

本発明の実施態様によれば、トランスファ・ゲートの特
別な特性を有利に用いバック・サーキットを避けながら
、最小限の論理素子従って最小限の集積回路面積しか用
いないキャリー・ルック・アヘッド回路が提供される。

本発明の論理回路は直列接続された第１のトランスファ
・ゲートの組、及びその各トランスファ・ゲートと対を
なす第２のトランスファ・ゲートを有する。第２のトラ
ンスファ・ゲートは第１のトランスファ・ゲートの出力
ノードと接地ノードとの間に接続される。この第１のト
ランスファ・ゲートには、入力信号から生成された所定
の中間的な論理出力が加えられ、第２のトランスファ・
ゲートにはその否定が加えられる。

〔発明を実施するための最良の形態〕

第１図は第２図の論理図を実現するためのキャリー・ル
ック・アヘッド回路を示している。２進数ビット位置０
〜３に対応する入力Ａ　　、Ｂ　　〜０Ａ６、Ｂ６が各々ＡＮＤ回路１．２．３及び４に入力さ
れる。所定のビット桁位置において、Ａ及びＢが共に論
理値１であれば、対応するＡＮＤ回路１〜４（例えばＡ
。、Ｂｏに関してはＡＮＤ回路１）からキャリー信号を
発生させる必要がある。

これらのキャリーはキャリー位置Ｃ１，Ｃ１、Ｃ２及び
Ｃ３に関する各々のＯＲ回路５．６．７及び８に直接加
えられる。キャリーが発生した場合、そのキャリーはキ
ャリー出力ＯＲ回路に直接与えられる。

しかしながら、キャリー信号の原因はその桁で発生した
キャリー以外に下位桁から伝播して来るキャリー信号に
よるものもある。キャリー伝播はキャリー発生よりも複
雑である。位置０〜６に関するキャリー伝播は各々排他
的ＯＲ回路９．１０．１１及び１２によって制御される
。キャリーを発生する位置においてはキャリーを伝播さ
せる必要は存在せず、入力０−０を有する位置ではキャ
リーは伝播されない。入力が０−１又は１−０であるよ
うなビット位置ではキャリー人力（その次の下位桁で発
生したか、又はずっと下の位置で発生して伝播して来た
もの）に応答してキャリー出力か発生する。

高速キ・ヤリー加ｐ器においてキャリー信号の生じ方は
基本的に２つある。即ち、（１）　　キャリーが桁位ｆｉｆ内で発生される場合。

（２）下位桁で発生したキャリーが、伝播するようにセ
ットされた１つ以上の中間桁位置を伝播される場合３゜第１図及び第２図においで、ＨはＡとＢとの排仙的論理
和、ＧはＡとＢとの論理積である。各キャリー発生項Ｇ
。〜Ｇ３は関連ビット桁位置に関する出力ＯＲ回路に直
接加えらｔｌｌ、そして中間のキャリー伝播トランスフ
ァ・ゲートを経由して高位ビットの出力ＯＲ回路に加え
られ、る。

例えばＡＮＤ回路２からのキャリー発生項Ｇ１は、出力
ＯＲ回路６から直接出力Ｃ１を力え、また中間のトラン
スケア・ゲートを経て各々位置Ｃ２に関する出力ＯＲ回
路７及び位置Ｃ３に関する出力ｏｒｔｔ＋路８にも与え
らノ１、る。

第１図及び第２図の回路に相当する論丹式は下記の通り
である。

Ｃ＝Ｇ　＋Ｉ（ＣＨｌｌｎ　　　ＯＯＣ二Ｇ　刊Ｉ　　Ｇ　　十ＨＨＣ・１　　　１　　　１０　　　１０１ｎＣ２＝Ｇ２＋Ｉ］２Ｇ１＋Ｈ２Ｈ１Ｇｏ十Ｈ２Ｈ１Ｈｏ
Ｃ１ｎＣ３二Ｇ６＋Ｉ■６Ｇ２＋Ｈ３Ｈ２Ｇ１＋Ｈ３Ｉ
］２Ｈ１Ｇ。

＋１１３［■２Ｈ１ＨｏＣ１ｈ但し、Ｈ＝　Ａ■Ｂ、Ｇ＝Ａ・Ｂ回路素子１〜１２は他のキャリー・ルック・アヘッド回
路又は他の複雑な論理回路で用いられる同様の回路素子
と大きく異なっていない。これらの回路素子のみを用い
て回路を構成した場合、ｎを桁数とすれば、キャリー・
ルック・アヘッド加ｑ器のような複雑な回路ばｎ２的に
増大する傾向がある。しかし本発明に従ってキャリー・
ルック・アヘッド回路を実施すれは、デバイス数は２ｎ
よりも緩やかにしか増加しない。従って集積回路の半導
体面積の大きな節約が可能である。この節約はそれ自体
■１要であり、月つランダム・ロジックを用いて実現さ
れた回路よりも小さな伝播遅延を持つキャリー・ルック
・アヘッド回路を実現する事も＝Ｊ卵にする。

複雑な回路における素子数を最小化する時に、バック・
サーキットのｈＪ能件に対する発塵１か必要である。

トランスファ・ゲートは隼枯回路技術に良く適合する非
常に浄純で高速の回路素子であるが、不幸な事にトラン
スファ・ゲートほかなり双方向的であって、そのだめバ
ック・サーキットを起こす可能性がある。任意の与えら
れたサイクルにおいてランダムな入力を有する複鼾（な
回路において、サイクルからサイクルへとキャパ／タン
スに蓄積されないテーク・ヒストリーも重要であり、こ
れは誤スイッチングの原因ンごなり得る。

回路素子をθ消除く月１意すれば、九大遅延は最高位の
伝播回路におけるものである。第１図に示す回路におい
てそれはＣＨｎノード１６から４桁のキャリー伝播を経
由してＯＲ回路８から出力キャリ−Ｃ３を力えるキャリ
ー伝播遅延である。このキャリーはトランスファ・ゲー
ト１４．１５．１６及び１７を伝播しなけれはならず、
こ力、らのゲートは各々排他的ＯＲ回路９〜１２からの
出力によって導通するようにプリセットされていなけれ
ばならない。トランスファ・ゲートの特性は、入力信号
が消え／ととしても充電状態あるいは導通状聾を続ける
ように正規の動作サイクル中は僅かの電流を用いること
である。従ってトランスファ・ゲート１４〜１７０制御
ノードは、サイクル中の初期にそれらに関係する排他的
ＯＲ回路からのキャリー伝播出力によってキャリー伝播
のためにセットされているかもしれない。

タイミングの一致は重要ではないが、バック・サーキッ
トがキャリー伝播トランスファ・ゲートの偽スイッチン
グを起こさない事が重要である。

桁位置０の場合、トランスファ・ゲート１８及びインバ
ータ１９が分離を与える。従ってトランスファ・ゲート
１４のゲートにおける信号は−Ｈ。

であり、トランスファ・ゲート１８のゲートにおける信
号はＨである。これは項Ｈに関するト０ランスファ・ゲート１４０回路キャリーが項Ｈ。

の存在しない時に大地基準電位に対称的に駆動される半
金意味する。即ち、例え全ての高位桁がＩＬζ播位置に
セットされていたとしても、信号■Ｉｏはキャリー・イ
ン信号線２０を精確に接月１＋５する。

同様に信号ｉ！ｉ＋２１．２２．２６及び２４は各キャ
リー打消トランスファ・ゲート２５．２６．２７及び図
の回路により高い桁６胃に１が刊加されるならば信号＃
２４のだめのキャリー杓消トランスファ・ゲートを含む
付加的な回路によって操作される。

インバータの紗続接紗対２９〜ろＤは必智な電力を供給
するために設けられる。第１図及び第２図の回路を反復
又は外挿する形でキャリー伝播三角形を鉱大し、付加的
なビット位置をつけ加えてもよい。

各位置毎にキャリー伝播紐に沿って直列に配列された伝
播セット・トランスファ・ゲート及びキャリー打消トラ
ンスファ・ゲートの構成は、バック・サーキットの問題
を生じる事なく必璧なキャリー、・ルックアヘッドを提
供する。

例えばビット位１１′１において、キャＩＪ″−伝播ト
ランスファ・ケート１５は、信号ＷＡ２０に沿ってＣｆ
＋ｉからビット位置０及び１に関するキャリー伝播機構
を経由する最大のキャリー伝播状況を提供する。状況Ｉ
（１ＨｏＣｉｎ１において、キャリー伝播トランスノア
・ゲート１４及び１５は出力Ｃ１を与えるようにＣｉｎ
・信号をトランスファ・ゲート１４及び１５並びにＯＲ
回路６を通過させるようにプリセットされる。次の高位
ビット位置Ａ２Ｂ２が０．１又は１．０の入力を有さな
いとすると、インバータ６１は仏号「を与える。この信
号はビット位＃２におけるキャリー伝播状況の補数を示
す。トランスファ・ゲー）３２．３３及び２６はインバ
ータ６１からの■−倍信号よって第フにプリセットさね
１、キャリー伝＊＃２０．２１及び２２を全て接地し、
次の高位ビット位置に関するキャリー伝播トランスファ
・ゲートの入力ノードを接すＩＩ＋する。

例として１０１０（Ａ）と１００１（Ｂ）との加烏を考
える。Ｃｆｎ・は１であるとする。和ｄ、下記の通りで
ある。

１００１０１００Ｇ３、Ｈｌ及びＨｏだけが１なので、Ｃｏ　”　Ｈ。

Ｃ，＝１．Ｃ１＝Ｈ１ＨｏＣ，ｎ＝１．Ｃ２＝０　ｎそしてＣ６＝Ｇ３−．１である。従ってキャリー・ルッ
ク・アヘッド回路はキャリー信号１ｏ１ｉ’を出力する
。このキャリー・ルック・アヘッド回路は００００＋０
０００から１１１１＋１１１１までの全ての入力値に対
応できる。

【図面の簡単な説明】

第１図は本発明のキャリー・ルック・アヘッド回路の図
、第２図はその１ハ】略化した図である。出願人　　インタブカショナノいビン本ス・マゾ、Ｚズ
・コーホしヒクタン代理人　弁理士　　岡　　　１）　
　次　　　生（外１名）

Claims

【特許請求の範囲】１糾の人力信号に対して１組の出力信号を同時に発生さ
せる論理回路であって、上記入力信号の組に関する中間信号を与える中間論理回
路と、各々入力ノード、出力ノード及び制術ノードを有し、直
列状に接続された第１のトランスファ・ゲートの組であ
って、上記中間論理回路に接続され、上記中間信号によ
って制御されるものと、各々入力ノート、出力ノード及
び制御ノードを有し、上記第１のトランスファ・ゲート
と対をなしてシャント状に接続された第２のトランスフ
ァ・ゲートの組であって、上記各即２のトランスファ・
ゲートの入力ノードがそれに対応する第１のトランスフ
ァ・ゲートの出力ノードに接続され、上記各第２のトラ
ンスファ・ゲートの出力ノードが基亭電位にあるンンク
に接続されたものと、上記第１のトランスファ・ゲート
σ相補的な導通を与えるように上記第２のトランスファ
・ゲートを制御する／ζめの相補的制御手段とを有する
トランスファ・ゲートを用いた論理回路。