JPS61193245A - 記憶制御方式 - Google Patents
記憶制御方式Info
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- JPS61193245A JPS61193245A JP60033448A JP3344885A JPS61193245A JP S61193245 A JPS61193245 A JP S61193245A JP 60033448 A JP60033448 A JP 60033448A JP 3344885 A JP3344885 A JP 3344885A JP S61193245 A JPS61193245 A JP S61193245A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は記憶制御方式に係り、特に階層構造を形成する
記憶装置の制御方式に関する。
記憶装置の制御方式に関する。
従来、記憶装置を例えば主記憶装置、中間バッファ、バ
ッファストレージの３階層とし、主記憶装置の一部デー
タの写しを中間バッファに格納し。
ッファストレージの３階層とし、主記憶装置の一部デー
タの写しを中間バッファに格納し。
さらに中間バッファの一部データの写しをバッファスト
レージに格納する方式が知られている。例えば、１９８
２年５月３１日発行の「日経エレクトロニクス」に平栗
俊男氏らが″３階層メモリ方式や高密度化技術による性
能向上を図った大型コンピュータＭ−３８０／３８２Ｊ
と題して論じており、又、特開昭５２−３５５３３号
にも同様の技術が開示されているに の３階層の記憶装置は、大型コンピュータ等の上位機種
の性能向上を図るうえで重要であるが、さほどの性能を
必要としない下位機種では、バッファストレージと主記
憶装置の２階層で十分である場合もある。しかしながら
、従来は３階層から２階層への移行、あるいは２階層か
ら３階層への移行を容易に実現することについて配慮さ
れておらず、これらの間の互換性は不可能であった。
レージに格納する方式が知られている。例えば、１９８
２年５月３１日発行の「日経エレクトロニクス」に平栗
俊男氏らが″３階層メモリ方式や高密度化技術による性
能向上を図った大型コンピュータＭ−３８０／３８２Ｊ
と題して論じており、又、特開昭５２−３５５３３号
にも同様の技術が開示されているに の３階層の記憶装置は、大型コンピュータ等の上位機種
の性能向上を図るうえで重要であるが、さほどの性能を
必要としない下位機種では、バッファストレージと主記
憶装置の２階層で十分である場合もある。しかしながら
、従来は３階層から２階層への移行、あるいは２階層か
ら３階層への移行を容易に実現することについて配慮さ
れておらず、これらの間の互換性は不可能であった。
かかる従来の構成例を第２図に示す。第２図において、
１００は中央処理装置であり、バッファストレージ（Ｂ
Ｓ）１を内蔵している。２は中間バッファ（ＷＳ）、３
は主記憶装置（ＭＳ）で、ＭＳ３の一部のデータの写し
をＷＳ２が格納し。
１００は中央処理装置であり、バッファストレージ（Ｂ
Ｓ）１を内蔵している。２は中間バッファ（ＷＳ）、３
は主記憶装置（ＭＳ）で、ＭＳ３の一部のデータの写し
をＷＳ２が格納し。
ＷＳ２の一部のデータの写しを中央処理装置１００のＢ
ＳＩが格納する。４はＷＳ２の存在するデータの主記憶
アドレスを格納しているＷＳアドレスアレイ（ＷＡＡ）
であり、同様のアドレスアレイは、中央処理装置１００
もＢＳＩに対して持っている。
ＳＩが格納する。４はＷＳ２の存在するデータの主記憶
アドレスを格納しているＷＳアドレスアレイ（ＷＡＡ）
であり、同様のアドレスアレイは、中央処理装置１００
もＢＳＩに対して持っている。
中央処理装置１００は５通常、ＢＳ１に所望データが存
在すれば、フェッチの場合は該ＢＳＩから所望データを
入手し、ストアの場合はＢＳＩとＷＳ２の該当データを
ストアデータで書き替える。
在すれば、フェッチの場合は該ＢＳＩから所望データを
入手し、ストアの場合はＢＳＩとＷＳ２の該当データを
ストアデータで書き替える。
ＢＳＩに所望データが存在しない場合、あるいはストア
の場合、中央処理装置１００はＷＳ制御回路７に対し、
線３０を通してＢＳアクセス要求（フェッチ要求あるい
はストア要求）を出し、ストア要求の場合は、さらに線
２０を通してストアデータをストアスタックデータレジ
スタ１０に格納する。
の場合、中央処理装置１００はＷＳ制御回路７に対し、
線３０を通してＢＳアクセス要求（フェッチ要求あるい
はストア要求）を出し、ストア要求の場合は、さらに線
２０を通してストアデータをストアスタックデータレジ
スタ１０に格納する。
ＷＳ制御回路７は、中央処理装置１００からＢＳアクセ
ス要求を受は取るとＷＡＡ４を参照し、ＷＳ２に所望デ
ータが存在しているかどうか調べる。そして、ＷＳ２に
所望データの存在していることが分ると、フェッチの場
合は、ＷＡＡ４の参照結果により線３２を通してＷＳ２
の該当領域をアクセスし、ＷＳ２からのフェッチデータ
をフェッチデータレジスタ６へ格納し、さらにデータ２
１を通して中央処理装置！１００へ転送し、ストアの場
合は、レジスタ１０のストアデータをセレクタ９で選択
してストアデータレジスタ５へ格納し。
ス要求を受は取るとＷＡＡ４を参照し、ＷＳ２に所望デ
ータが存在しているかどうか調べる。そして、ＷＳ２に
所望データの存在していることが分ると、フェッチの場
合は、ＷＡＡ４の参照結果により線３２を通してＷＳ２
の該当領域をアクセスし、ＷＳ２からのフェッチデータ
をフェッチデータレジスタ６へ格納し、さらにデータ２
１を通して中央処理装置！１００へ転送し、ストアの場
合は、レジスタ１０のストアデータをセレクタ９で選択
してストアデータレジスタ５へ格納し。
線３２で示されるＷＳ２の該当領域へストアする。
ＷＳ２に所望データが存在しなかった場合は、ＷＳ制御
回路７は線３３を通し、ＭＳ制御回路８に対してブロッ
ク転送要求を出す。
回路７は線３３を通し、ＭＳ制御回路８に対してブロッ
ク転送要求を出す。
ＭＳ制御回路８は、ＷＳ制御回路７からブロック転送要
求を受は取ると、線３４を通してＭＳ３をアクセスし、
ＭＳ３から所望データが存在するブロックを読み出す。
求を受は取ると、線３４を通してＭＳ３をアクセスし、
ＭＳ３から所望データが存在するブロックを読み出す。
このブロックデータは線２２を経由し、ＷＳ制御回路７
の制御下で、順次。
の制御下で、順次。
セレクタ９、ストアデータレジスタ５を通してＷＳ２ヘ
スドアされる。このブロック転送が終了すると、ＷＳ制
御回路７は、フェッチの場合はＷＳ２より所望データを
あらためて読み出して中央処理装置１００へ転送し、ス
トアの場合はストアスタックデータレジスタ１０のスト
アデータをセレクタ９で選択し、ストアデータレジスタ
５を通してＷＳ２ヘスドアする。
スドアされる。このブロック転送が終了すると、ＷＳ制
御回路７は、フェッチの場合はＷＳ２より所望データを
あらためて読み出して中央処理装置１００へ転送し、ス
トアの場合はストアスタックデータレジスタ１０のスト
アデータをセレクタ９で選択し、ストアデータレジスタ
５を通してＷＳ２ヘスドアする。
なお、ＭＳ３からＷＳ２ヘブロック転送する際］ＷＳ２
に空二リアがない□場合、ＷＳ制御回路７はＷＳ２の追
出し対象のブロックを所定のアルゴリズム（例えばれＲ
Ｕ方式）によって選び出し、ｉのブロックがＷＳ存在中
番巨書き替えられていれば。
に空二リアがない□場合、ＷＳ制御回路７はＷＳ２の追
出し対象のブロックを所定のアルゴリズム（例えばれＲ
Ｕ方式）によって選び出し、ｉのブロックがＷＳ存在中
番巨書き替えられていれば。
順次、そのブロックのデータをＷＳ２よりフェッチデー
タレジスタ６にフ呈ツチし、同時にＭＳ制御回路８にブ
ロック転送要求を出し、線２１を介してＭＳ３ヘスドア
す菖、その後、ＷＳ２の空いた領−へ、所望データが存
在するブロックをＭＳ３より線２２．セレクタ９．スト
アデータレジスタ５を経由して転送する。
タレジスタ６にフ呈ツチし、同時にＭＳ制御回路８にブ
ロック転送要求を出し、線２１を介してＭＳ３ヘスドア
す菖、その後、ＷＳ２の空いた領−へ、所望データが存
在するブロックをＭＳ３より線２２．セレクタ９．スト
アデータレジスタ５を経由して転送する。
このように、第２図の構成では、中央処理装置１００か
らのアクセス要求は全てＷＳ制御回ｗ４７に蛤して出し
、データ線−ｔ＋Ｗｓ ２との間にしか存在しない、ま
た、ＭＳ３に□対するアクセスもブロックでのストア、
フェッチしか存在しないので。
らのアクセス要求は全てＷＳ制御回ｗ４７に蛤して出し
、データ線−ｔ＋Ｗｓ ２との間にしか存在しない、ま
た、ＭＳ３に□対するアクセスもブロックでのストア、
フェッチしか存在しないので。
ＭＳ制御回路８は、その制御機能のみ有している。
従って、ＷＳ２を取り外すと全体が動作不能となリ、Ｗ
Ｓ２を着脱自在とすることは不可能である。
Ｓ２を着脱自在とすることは不可能である。
本発明の目的は１階層構造の記憶装置において。
その中間バッファの切離しを可能とする記憶制御方式を
提供することにある。
提供することにある。
本発明は、中央処理装置や入出力装置等のアクセス要求
元から中間バッファと共に主記憶装置をもアクセスでき
るようにすると共に、主記憶装置のアクセスをブロック
転送のみならず、８バイト、３２バイト単位等のストア
、フェッチも行えるようにして、中間バッファを取り外
し工も、アクセス要求元から主記憶装置を直接アクセス
できるようにしたことである。
元から中間バッファと共に主記憶装置をもアクセスでき
るようにすると共に、主記憶装置のアクセスをブロック
転送のみならず、８バイト、３２バイト単位等のストア
、フェッチも行えるようにして、中間バッファを取り外
し工も、アクセス要求元から主記憶装置を直接アクセス
できるようにしたことである。
第１図は本発明の一実施例のブロック図である。
第１図において、中央処理装置１００はバッファストレ
ージ（ＢＳ）１を内蔵しており１通常、中間バッファ（
ＷＳ）２および主記憶装置（ＭＳ）３と共に３階層記憶
装置を形成している。即ち。
ージ（ＢＳ）１を内蔵しており１通常、中間バッファ（
ＷＳ）２および主記憶装置（ＭＳ）３と共に３階層記憶
装置を形成している。即ち。
ＷＳ２はＭＳ３の一部のデータを格納し、ＢＳＩはＷＳ
２の一部のデータの写しを格納している６ＷＳ２はＷＳ
制御回路７の制御下にあり、ＭＳ３はＭＳ制御回路８の
制御下にある。ＷＳアドレスアレイ（ＷＡＡ）４はＷＳ
２に存在するデータの主記憶アドレスを格納している。
２の一部のデータの写しを格納している６ＷＳ２はＷＳ
制御回路７の制御下にあり、ＭＳ３はＭＳ制御回路８の
制御下にある。ＷＳアドレスアレイ（ＷＡＡ）４はＷＳ
２に存在するデータの主記憶アドレスを格納している。
このＷＡＡ４と同様のアドレスアレイは、中央処理装置
１００もＢＳＩに対して持っている。
１００もＢＳＩに対して持っている。
中央処理装置１００はアンド回路１０２．１０３を介し
てＷＳ制御回路７、ＭＳ制御回路８のいずれにもアクセ
ス要求を出すことができる。従って、ＭＳ制御回路８は
、ＷＳ制御回路７からのアクセス要求を受けると共に中
央処理装置１００からのアクセス要求も受けることがで
きる。中央処理装置１００からのストアデータはストア
スタックデータレジスタ１０に格納される。このレジス
タ１０のストアデータはセレクタ９を介してストアデー
タレジスタ５に格納された後、ＷＳ２とＭＳ３のいずれ
にもストアすることができる。同様に、フェッチデータ
レジスタ６には、ＷＳ２とＭＳ３のいずれからフェッチ
されたデータもセレクタ１０１を介して格納することが
できる。
てＷＳ制御回路７、ＭＳ制御回路８のいずれにもアクセ
ス要求を出すことができる。従って、ＭＳ制御回路８は
、ＷＳ制御回路７からのアクセス要求を受けると共に中
央処理装置１００からのアクセス要求も受けることがで
きる。中央処理装置１００からのストアデータはストア
スタックデータレジスタ１０に格納される。このレジス
タ１０のストアデータはセレクタ９を介してストアデー
タレジスタ５に格納された後、ＷＳ２とＭＳ３のいずれ
にもストアすることができる。同様に、フェッチデータ
レジスタ６には、ＷＳ２とＭＳ３のいずれからフェッチ
されたデータもセレクタ１０１を介して格納することが
できる。
以下、第１図の動作について説明する。ＷＳ２を組み入
れて動作させる場合、中央処理装置１００は線１１１を
論理゛″１″としてアンド回路１０２をオン、アンド回
路１０３をオフとする。この場合、中央処理装置１００
から線１１０に出されるアクセス要求は、アンド回路１
０２を介してＷＳ制御回路７に与えられる。ＷＳ制御回
路７は、中央処理装置１００からアクセス要求を受は取
ると、ＷＡＡ４を参照してＷＳ２に所望データが存在す
るかどうが調べる。そして、ＷＳ２に所望データが存在
している場合、フェッチ動作ではＷＳ２より該当データ
をフェッチし、線１１２、セレクタ１０１、フェッチレ
ジスタ６、線１１４を介して中央処理装置１００へ転送
し、ストア動作では、中央処理装置１００から線２０を
通してストアスタックデータレジスタ１０に格納されて
いるデータをセレクタ９．ストアレジスタ５を介してＷ
Ｓ２にストアする。ＷＳ２に所望データが存在しなかっ
た場合は、ＷＳ制御回路７は線３３を通しＭＳ制御回路
８に対してブロック転送要求を出す。
れて動作させる場合、中央処理装置１００は線１１１を
論理゛″１″としてアンド回路１０２をオン、アンド回
路１０３をオフとする。この場合、中央処理装置１００
から線１１０に出されるアクセス要求は、アンド回路１
０２を介してＷＳ制御回路７に与えられる。ＷＳ制御回
路７は、中央処理装置１００からアクセス要求を受は取
ると、ＷＡＡ４を参照してＷＳ２に所望データが存在す
るかどうが調べる。そして、ＷＳ２に所望データが存在
している場合、フェッチ動作ではＷＳ２より該当データ
をフェッチし、線１１２、セレクタ１０１、フェッチレ
ジスタ６、線１１４を介して中央処理装置１００へ転送
し、ストア動作では、中央処理装置１００から線２０を
通してストアスタックデータレジスタ１０に格納されて
いるデータをセレクタ９．ストアレジスタ５を介してＷ
Ｓ２にストアする。ＷＳ２に所望データが存在しなかっ
た場合は、ＷＳ制御回路７は線３３を通しＭＳ制御回路
８に対してブロック転送要求を出す。
ＭＳ制御回路８は、ＷＳ制御回路７からブロック転送を
受は取ると、ＭＳ３から該当ブロックのデータを順次読
み出し、線１１３．セレクタ１０１、フェッチデータ６
、線１１４．セレクタ９を介してストアデータレジスタ
５に順次格納する。
受は取ると、ＭＳ３から該当ブロックのデータを順次読
み出し、線１１３．セレクタ１０１、フェッチデータ６
、線１１４．セレクタ９を介してストアデータレジスタ
５に順次格納する。
このレジスタ５のデータはＷＳ制御回路７の制御下でＷ
Ｓ２ヘスドアされる。このブロック転送が終了すると、
ＷＳ制御回路７は、フェッチの場合はＷＳ２より所望デ
ータをあらためて読み出して中央処理装置１００へ転送
し、ストアの場合はストアスタックデータレジスタ１０
のストアデータをＷＳ２ヘスドアする。
Ｓ２ヘスドアされる。このブロック転送が終了すると、
ＷＳ制御回路７は、フェッチの場合はＷＳ２より所望デ
ータをあらためて読み出して中央処理装置１００へ転送
し、ストアの場合はストアスタックデータレジスタ１０
のストアデータをＷＳ２ヘスドアする。
このように、ＷＳ２を組み入れて動作させる場合は第２
図と基本的に同じである。
図と基本的に同じである。
次に、ＷＳ２が存在しないか、あるいは存在していても
不動作とする場合は、中央処理装置１００は線１１１を
論理ＩＩ ＯＰＩとしてアンド回路１０３をオン、アン
ド回路１０２をオフとする。この場合、中央処理装置１
００から線１１０に出力されるアクセス要求は、アンド
回路１０３を介して９ＭＳ制御回路８に与えられる。Ｍ
Ｓ制御回路８は、中央処理装置１００からアクセス要求
を受は取った場合、ＭＳ３に対し、該アクセス要求に従
って例えば８バイト、３２バイト単位の通常の読み書き
を行う。即ち、フェッチ要求の場合、ＭＳ制御回路８は
線３４を介してＭＳ３をアクセスし、ＭＳ３からのフェ
ッチデータをセレクタ１０１で選択してフェッチデータ
レジスタ６に格納し、線１１４により中央処理装置１０
０に送る。また、ストア要求の場合は、ストアスタック
データレジスタ１０のストアデータをセレクタ９で選択
してストアデータレジスタ５に格納すると共に、線３４
によりＭＳ３をアクセスし、該レジスタ５のデータをＭ
Ｓ３に格納する。
不動作とする場合は、中央処理装置１００は線１１１を
論理ＩＩ ＯＰＩとしてアンド回路１０３をオン、アン
ド回路１０２をオフとする。この場合、中央処理装置１
００から線１１０に出力されるアクセス要求は、アンド
回路１０３を介して９ＭＳ制御回路８に与えられる。Ｍ
Ｓ制御回路８は、中央処理装置１００からアクセス要求
を受は取った場合、ＭＳ３に対し、該アクセス要求に従
って例えば８バイト、３２バイト単位の通常の読み書き
を行う。即ち、フェッチ要求の場合、ＭＳ制御回路８は
線３４を介してＭＳ３をアクセスし、ＭＳ３からのフェ
ッチデータをセレクタ１０１で選択してフェッチデータ
レジスタ６に格納し、線１１４により中央処理装置１０
０に送る。また、ストア要求の場合は、ストアスタック
データレジスタ１０のストアデータをセレクタ９で選択
してストアデータレジスタ５に格納すると共に、線３４
によりＭＳ３をアクセスし、該レジスタ５のデータをＭ
Ｓ３に格納する。
以上、実施例では、ＢＳ、ＷＳ及びＭＳの３階層構層に
おいてＷＳを着脱する場合について示したが、ＷＳとＭ
Ｓの２階層構層においてｗＳを着脱する場合にも適用で
きることは云うまでもない。
おいてＷＳを着脱する場合について示したが、ＷＳとＭ
Ｓの２階層構層においてｗＳを着脱する場合にも適用で
きることは云うまでもない。
以上の説明から明らかな如く１本発明によれば。
記憶装置の階層構層を自在に変更することができるため
、コンピュータシステムの機種の変更を容易に行うこと
ができる。
、コンピュータシステムの機種の変更を容易に行うこと
ができる。
第１図は本発明の一実施例のブロック図、第２図は従来
例のブロック図である。 １・・・バッファストレージ（ＢＳ）、 ２・・・中
間バッファ（ＷＳ）、 ３・・・主記憶装置（ＭＳ）
、７・・・ＷＳ制御回路、 ８・・・ＭＳ制御回路、
１００・・・中央処理装置、 １１０・・・アクセス
要求線、 １１１・・・ＷＳ存在／不存在制御線。 第１図
例のブロック図である。 １・・・バッファストレージ（ＢＳ）、 ２・・・中
間バッファ（ＷＳ）、 ３・・・主記憶装置（ＭＳ）
、７・・・ＷＳ制御回路、 ８・・・ＭＳ制御回路、
１００・・・中央処理装置、 １１０・・・アクセス
要求線、 １１１・・・ＷＳ存在／不存在制御線。 第１図
Claims (1)
- （１）少なくとも第１の記憶装置と該第１の記憶装置の
一部のデータの写しを格納する着脱可能な第２の記憶装
置とを有する記憶装置において、アクセス要求元の読出
し／書込みデータ線を前記第１および第２の記憶装置の
両方に共通接続する接続手段と、アクセス要求元のアク
セス要求を、前記第２の記憶装置が存在する場合は該第
２記憶装置側に与え、存在しない場合は前記第１の記憶
装置側に与える選択手段と、前記アクセス要求元からの
アクセス要求が前記第２の記憶装置側に与えられると、
該第２の記憶装置に所望データが存在するかどうか調べ
、存在すれば該第２の記憶装置をアクセスして前記アク
セス要求に対する読出しあるいは書込み動作を行い、存
在しなければ前記第１の記憶装置側にブロック転送要求
を出す第１制御手段と、前記アクセス要求元からのアク
セス要求が前記第１の記憶装置側に与えられると、該第
１の記憶装置をアクセスして前記アクセス要求に対する
読出しあるいは書込み動作を行い、前記ブロック転送要
求が出されると、前記所望データを含むブロックを該第
１の記憶装置から前記第２の記憶装置へブロック転送す
る第２の制御手段を有することを特徴とする記憶制御方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60033448A JPS61193245A (ja) | 1985-02-21 | 1985-02-21 | 記憶制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60033448A JPS61193245A (ja) | 1985-02-21 | 1985-02-21 | 記憶制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61193245A true JPS61193245A (ja) | 1986-08-27 |
| JPH0414373B2 JPH0414373B2 (ja) | 1992-03-12 |
Family
ID=12386814
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60033448A Granted JPS61193245A (ja) | 1985-02-21 | 1985-02-21 | 記憶制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61193245A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01142846A (ja) * | 1987-11-28 | 1989-06-05 | Nippon Telegr & Teleph Corp <Ntt> | 情報処理装置のキャッシュメモリ制御方式 |
| JP2008267589A (ja) * | 2007-04-18 | 2008-11-06 | Koji Morishige | スチールベルト |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6020254A (ja) * | 1983-07-15 | 1985-02-01 | Nec Corp | デ−タ処理装置 |
-
1985
- 1985-02-21 JP JP60033448A patent/JPS61193245A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6020254A (ja) * | 1983-07-15 | 1985-02-01 | Nec Corp | デ−タ処理装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01142846A (ja) * | 1987-11-28 | 1989-06-05 | Nippon Telegr & Teleph Corp <Ntt> | 情報処理装置のキャッシュメモリ制御方式 |
| JP2008267589A (ja) * | 2007-04-18 | 2008-11-06 | Koji Morishige | スチールベルト |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0414373B2 (ja) | 1992-03-12 |
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