JPS59207099A - 情報処理装置 - Google Patents
情報処理装置Info
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- JPS59207099A JPS59207099A JP58081172A JP8117283A JPS59207099A JP S59207099 A JPS59207099 A JP S59207099A JP 58081172 A JP58081172 A JP 58081172A JP 8117283 A JP8117283 A JP 8117283A JP S59207099 A JPS59207099 A JP S59207099A
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- JP
- Japan
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- holding circuit
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、キャッシュメモリを備えた情報処理装置に関
する。
する。
（従来技術）
従来から高速データ処理が必要な情報処理装置には、デ
ータを高速で読出すため、一般にキャッシュメモリが付
加されている。キャッシュメモリとは、主記憶装置のデ
ータの一部の写しを高速メモリバックに貯えたものであ
る。キャッシュメモリを備えることによシ主記憶装置へ
直接アクセス時間に比べてメモリアクセス時間は大幅に
短かく改善され、情報処理装置の性能を大幅に向上させ
ることができる。最近、メモリ素子の集積度が高まるに
つれてキャッシュメモリの容量も大きくなり、その信頼
性や保守性などが問題になってきている。通電、キャッ
シュメモリはＲＡＭ素子を含んだ複数個のＬＳＩパッケ
ージによ多構成され、キャッシュメモリからの読出しデ
ータの１ワードは複数のＬＳＩパッケージにまたがって
いる。
ータを高速で読出すため、一般にキャッシュメモリが付
加されている。キャッシュメモリとは、主記憶装置のデ
ータの一部の写しを高速メモリバックに貯えたものであ
る。キャッシュメモリを備えることによシ主記憶装置へ
直接アクセス時間に比べてメモリアクセス時間は大幅に
短かく改善され、情報処理装置の性能を大幅に向上させ
ることができる。最近、メモリ素子の集積度が高まるに
つれてキャッシュメモリの容量も大きくなり、その信頼
性や保守性などが問題になってきている。通電、キャッ
シュメモリはＲＡＭ素子を含んだ複数個のＬＳＩパッケ
ージによ多構成され、キャッシュメモリからの読出しデ
ータの１ワードは複数のＬＳＩパッケージにまたがって
いる。
従来、この種の情報処理装置においてキャッシュメモリ
で１ビツトエラーによシ障害が発生したときには、はと
んどの場合にこれは再試行可能形エラーであって、再試
行の成功率も高い。このため、間欠障害ならば、再試行
することによりシステムダウンを防止することができた
。しかしながら、この場合にはキャッシュエラ一時のア
ドレス情報と、エラーの生じた読出しデータとが障害情
報として残るにすぎず、主記憶装置の正常な読出しデー
タは障害情報として残すことができなかった。予知保全
のため、間欠障害を生じたキャッシュメモリのＬＳＩパ
ッケージをあらかじめ交換するときには読出しデータの
ビット位置まで判明していないと、１枚のＬＳＩパッケ
ージに対象を絞ることができない。このため、複数のＬ
ＳＩパッケージを交換する必要があり、常に複数枚のパ
ッケージを準備するための保守部品の費用がかかりすぎ
るという欠点があった。
で１ビツトエラーによシ障害が発生したときには、はと
んどの場合にこれは再試行可能形エラーであって、再試
行の成功率も高い。このため、間欠障害ならば、再試行
することによりシステムダウンを防止することができた
。しかしながら、この場合にはキャッシュエラ一時のア
ドレス情報と、エラーの生じた読出しデータとが障害情
報として残るにすぎず、主記憶装置の正常な読出しデー
タは障害情報として残すことができなかった。予知保全
のため、間欠障害を生じたキャッシュメモリのＬＳＩパ
ッケージをあらかじめ交換するときには読出しデータの
ビット位置まで判明していないと、１枚のＬＳＩパッケ
ージに対象を絞ることができない。このため、複数のＬ
ＳＩパッケージを交換する必要があり、常に複数枚のパ
ッケージを準備するための保守部品の費用がかかりすぎ
るという欠点があった。
一方、キャッシュメモリの１ビツトエラーが固定障害の
ときには、システムダウンを起すことがある。システム
ダウン時には、早急に障害の箇所を発見して不良メモリ
を交換する必要があるにもかかわらず、１枚のＬＳＩパ
ッケージに対象を絞ることができず、複数枚のＬＳＩパ
ッケージを同時に交換する必要があった。斯かる交換に
は長時間を要するため、システムの平均修復時間が長く
なるという欠点もあった。
ときには、システムダウンを起すことがある。システム
ダウン時には、早急に障害の箇所を発見して不良メモリ
を交換する必要があるにもかかわらず、１枚のＬＳＩパ
ッケージに対象を絞ることができず、複数枚のＬＳＩパ
ッケージを同時に交換する必要があった。斯かる交換に
は長時間を要するため、システムの平均修復時間が長く
なるという欠点もあった。
（発明の目的）
本発明の目的は、キャッシュメモリからのデータ読出し
時に読出したデータからエラーを検出した場合には、エ
ラ一時の読出しアドレスにしたがって主記憶装置の内容
を読出すコマンドを発生するためのコマンド発生回路を
設け、エラ一時のキャッシュ読出しデータと主記憶読出
しデータの内容とを比較することによってエラ一時のキ
ャッシュメモリ読出しデータのエラーピット位置を検出
することにより上記欠点を解決し、キャッシュメモリに
１とットエラーが検出されたときに高い分解能で障害箇
所を見出すことができるように構成した情報処理装置を
提供することにある。
時に読出したデータからエラーを検出した場合には、エ
ラ一時の読出しアドレスにしたがって主記憶装置の内容
を読出すコマンドを発生するためのコマンド発生回路を
設け、エラ一時のキャッシュ読出しデータと主記憶読出
しデータの内容とを比較することによってエラ一時のキ
ャッシュメモリ読出しデータのエラーピット位置を検出
することにより上記欠点を解決し、キャッシュメモリに
１とットエラーが検出されたときに高い分解能で障害箇
所を見出すことができるように構成した情報処理装置を
提供することにある。
（発明の構成）
本発明による情報処理装置は、主記憶装置と。
主記憶装置の内部の一部と同じ内容のデータを記憶する
ためのキャッシュメモリとを備え、これを改良したもの
である。
ためのキャッシュメモリとを備え、これを改良したもの
である。
本発明による情報処理装置は、読出しアドレス保持回路
と、キャッシュ読出しデータ保持回路と。
と、キャッシュ読出しデータ保持回路と。
主記憶読出しデータ保持回路と、主記憶リードコマンド
発生回路とを具備したものである。
発生回路とを具備したものである。
読出しアドレス保持回路は、主記憶装置への読出しアド
レスを保持するためのものであり、キャッシュ読出しデ
ータ保持回路はキャッシュメモリからの読出しデータを
保持するためのものであり、主記憶読出しデータ保持回
路は主記憶装置からの読出しデータを保持するためのも
のである。主記憶リードコマンド発生回路は、キャッシ
ュメモリからのデータの読出し時に読出したデータのエ
ラーを検出したならば、エラ一時の読出しアドレスにし
たがって主記憶装置の内容を読出すコマンドを発生する
ためのものである。
レスを保持するためのものであり、キャッシュ読出しデ
ータ保持回路はキャッシュメモリからの読出しデータを
保持するためのものであり、主記憶読出しデータ保持回
路は主記憶装置からの読出しデータを保持するためのも
のである。主記憶リードコマンド発生回路は、キャッシ
ュメモリからのデータの読出し時に読出したデータのエ
ラーを検出したならば、エラ一時の読出しアドレスにし
たがって主記憶装置の内容を読出すコマンドを発生する
ためのものである。
本発明においては、上記コマンドにより主記憶装置から
読出したデータを主記憶読出しデータ保持回路に格納し
、キャッシュ読出しデータ保持回路の内容に代えて使用
するように構成したものである。
読出したデータを主記憶読出しデータ保持回路に格納し
、キャッシュ読出しデータ保持回路の内容に代えて使用
するように構成したものである。
（実施例）
次に本発明について図面を参照して詳細に説明する。
本発明の実施例を示す第１図において、情報処理装置に
主記憶装置１と、演算処理装置２と、演算処理装置２を
制御するための演算制御回路４と。
主記憶装置１と、演算処理装置２と、演算処理装置２を
制御するための演算制御回路４と。
主記憶装置１への読出しアドレスを保持するための読出
しアドレス保持回路５と、主記憶装置１の内部の一部と
同じ内容のデータを記憶するためのキャッシュメモリ３
と、キャッシュメモリ３からの読出しデータを保持する
ためのキャッシュ読出しデータ保持回路６と、主記憶装
置１からの読出しデータを保持するだめの主記憶読出し
データ保持回路７と、キャッシュメモリ３からのデータ
読出し時に、読出されたデータのエラーを検出するため
のエラー検出回路８と、キャツシュノー。モリ３に所望
するデータが存在しないときには、これを検出するため
のキャッシュミスヒツト検出回路１１と、エラー検出回
路１０から信号線５１へ送出された出力エラー検出信号
と、キャッシュミスヒツト検出回路１１から信号線５０
へ送出された出力キャッシュミスヒツト検出信号とのＯ
Ｒを取り、信号線５０上へ主記憶読出し要求信号を送出
するためのＯＲゲート１０と、キャッシュメモリ３に所
望するデータが存在しないとき、またはキャッシュメモ
リ３からのデータ読出したときに読出しデータにエラー
を検出したとき、その時の読出しアドレスにしたがって
主記憶装置１の内容を読出すコマンドを発生するための
主記憶リードコマンド発生回路９と、信号線５２上の主
記憶読出し要求信号の制御にしたがって、キャッシュ読
出しデータ保持回路６の内容か、あるいは主記憶読出し
データ保持回路７の内容かを選択するための選択回路１
４と、キャッシュメモリ３から読出しデータにエラーが
検出されたときにキャッシュ読出しデータ保持回路６の
内容と主記憶読出しデータ保持回路７の内容とを比較し
て排他的論理和を取るための比較回路１２と、キャッシ
ュメモリ３からデータを読出すときに読出しデータにエ
ラーを検出したならば、信号線５１上に送出されるエラ
ー検出信号により通知されたキャッシュ読出しデータの
エラーステータスをセットするだめのエラーステータス
レジスタ１３と、エラーステータスレジスタ１３の内容
、読出しアドレス保持回路５の内容、キャッシュ読出し
データ保持回路乙の内容、ならびに主記憶読出しデータ
保持回路７の内容などをエラー情報としてログするだめ
の保守診断装置３０とを具備して構成したものである。
しアドレス保持回路５と、主記憶装置１の内部の一部と
同じ内容のデータを記憶するためのキャッシュメモリ３
と、キャッシュメモリ３からの読出しデータを保持する
ためのキャッシュ読出しデータ保持回路６と、主記憶装
置１からの読出しデータを保持するだめの主記憶読出し
データ保持回路７と、キャッシュメモリ３からのデータ
読出し時に、読出されたデータのエラーを検出するため
のエラー検出回路８と、キャツシュノー。モリ３に所望
するデータが存在しないときには、これを検出するため
のキャッシュミスヒツト検出回路１１と、エラー検出回
路１０から信号線５１へ送出された出力エラー検出信号
と、キャッシュミスヒツト検出回路１１から信号線５０
へ送出された出力キャッシュミスヒツト検出信号とのＯ
Ｒを取り、信号線５０上へ主記憶読出し要求信号を送出
するためのＯＲゲート１０と、キャッシュメモリ３に所
望するデータが存在しないとき、またはキャッシュメモ
リ３からのデータ読出したときに読出しデータにエラー
を検出したとき、その時の読出しアドレスにしたがって
主記憶装置１の内容を読出すコマンドを発生するための
主記憶リードコマンド発生回路９と、信号線５２上の主
記憶読出し要求信号の制御にしたがって、キャッシュ読
出しデータ保持回路６の内容か、あるいは主記憶読出し
データ保持回路７の内容かを選択するための選択回路１
４と、キャッシュメモリ３から読出しデータにエラーが
検出されたときにキャッシュ読出しデータ保持回路６の
内容と主記憶読出しデータ保持回路７の内容とを比較し
て排他的論理和を取るための比較回路１２と、キャッシ
ュメモリ３からデータを読出すときに読出しデータにエ
ラーを検出したならば、信号線５１上に送出されるエラ
ー検出信号により通知されたキャッシュ読出しデータの
エラーステータスをセットするだめのエラーステータス
レジスタ１３と、エラーステータスレジスタ１３の内容
、読出しアドレス保持回路５の内容、キャッシュ読出し
データ保持回路乙の内容、ならびに主記憶読出しデータ
保持回路７の内容などをエラー情報としてログするだめ
の保守診断装置３０とを具備して構成したものである。
第１図において、３０〜３２はアドレス信号線を示し、
４０〜４５はデータ信号線を示し、５３はリードコマン
ド信号線を示すものである。
４０〜４５はデータ信号線を示し、５３はリードコマン
ド信号線を示すものである。
キャッシュメモリ３は、ＲＡＭ素子を含んだ複数のＬＳ
Ｉパッケージから構成されている。通常の動作中ＫＪｄ
、読出しアドレスは演算処理装置２の主要な演算、およ
び装置全体の制御を行うための演算制御回路４によって
生成される。読出しアドレス保持回路５に設定された主
記憶装置１への読出しアドレスにしたがって、キャッシ
ュメモリ３からデータが読出され、読出されたデータは
キャッシュ読出しデータ保持回路６に格納され、選択回
路１４を介して演算制御回路４によシ処理される。読出
しアドレス保持回路５にセットされた主記憶袋Ｍ１の読
出しアドレスによって指示された主記憶装置のデータの
写しがキャッシュメモリ３に存在しない場合には、キャ
ッシュミスヒツト回路１１により所望するデータがキャ
ッシュメモリ３に存在しないことが検出され、信号線５
０を介してキャッシュミスヒツト検出信号が出力される
。信号線５０上にキャッシュミスヒツト検出信号が送出
されるとＯＲゲート１０から信号線５２への出力である
主記憶読出し要求信号が有効になる。信号線５２上で主
記憶読出し要求信号が有効になると、主記憶リードコマ
ンド発生回路９は、その時の読出しアドレス保持回路５
の内容をアドレス信号線３θ上に送出してリードコマン
ド信号線５３を介して主記憶装置１へ読出し要求信号を
送出する。主記憶リードコマンド発生回路９からリード
コマンド信号線５３上に送出された要求にもとづき、そ
の時のアドレス信号ａ３０により指示された主記憶装置
１の内容がデータ信号線４０を介してキャッシュメモリ
３と、主記憶読出しデータ保持回路７とに格納される。
Ｉパッケージから構成されている。通常の動作中ＫＪｄ
、読出しアドレスは演算処理装置２の主要な演算、およ
び装置全体の制御を行うための演算制御回路４によって
生成される。読出しアドレス保持回路５に設定された主
記憶装置１への読出しアドレスにしたがって、キャッシ
ュメモリ３からデータが読出され、読出されたデータは
キャッシュ読出しデータ保持回路６に格納され、選択回
路１４を介して演算制御回路４によシ処理される。読出
しアドレス保持回路５にセットされた主記憶袋Ｍ１の読
出しアドレスによって指示された主記憶装置のデータの
写しがキャッシュメモリ３に存在しない場合には、キャ
ッシュミスヒツト回路１１により所望するデータがキャ
ッシュメモリ３に存在しないことが検出され、信号線５
０を介してキャッシュミスヒツト検出信号が出力される
。信号線５０上にキャッシュミスヒツト検出信号が送出
されるとＯＲゲート１０から信号線５２への出力である
主記憶読出し要求信号が有効になる。信号線５２上で主
記憶読出し要求信号が有効になると、主記憶リードコマ
ンド発生回路９は、その時の読出しアドレス保持回路５
の内容をアドレス信号線３θ上に送出してリードコマン
ド信号線５３を介して主記憶装置１へ読出し要求信号を
送出する。主記憶リードコマンド発生回路９からリード
コマンド信号線５３上に送出された要求にもとづき、そ
の時のアドレス信号ａ３０により指示された主記憶装置
１の内容がデータ信号線４０を介してキャッシュメモリ
３と、主記憶読出しデータ保持回路７とに格納される。
キャッシュメモリ３に所望するデータが存在しない場合
には、主記憶装置１から読出され、主記憶読出しデータ
保持回路７に格納されている所望するデータは、データ
信号線４３を介して送出され、主記憶読出し要求信号線
５２により選択されて選択回路１４から演算制御回路４
に取込まれる。このようにして読出しアドレス保持回路
５に格納された主記憶装置１への読出しアドレスにした
がい、通常の運用中には、演算制御回路４はキャッシュ
メモリ３、あるいは主記憶装置１から読出されたデータ
を使用して、演算処理装置２の主要な演算や装置全体の
制御などのほか、読出しアドレス保持回路５１に設定さ
れた主記憶装置１への読出しアドレスの生成などを実施
する。
には、主記憶装置１から読出され、主記憶読出しデータ
保持回路７に格納されている所望するデータは、データ
信号線４３を介して送出され、主記憶読出し要求信号線
５２により選択されて選択回路１４から演算制御回路４
に取込まれる。このようにして読出しアドレス保持回路
５に格納された主記憶装置１への読出しアドレスにした
がい、通常の運用中には、演算制御回路４はキャッシュ
メモリ３、あるいは主記憶装置１から読出されたデータ
を使用して、演算処理装置２の主要な演算や装置全体の
制御などのほか、読出しアドレス保持回路５１に設定さ
れた主記憶装置１への読出しアドレスの生成などを実施
する。
次にキャッシュメモリ３からの読出しデータにエラーを
検出したときの動作を説明する。キャッシュメモリ３か
ら読出され、キャッシュ読出しデータ保持回路６に格納
されているデータにエラーが含まれていることがエラー
検出回路８によシ検出されると、信号線５１にエラー検
出信号が出力される。エラー検出信号がＯＲゲート１０
に入力されると、信号線５２上の主記憶読出し要求信号
が有効になる。主記憶読出し要求信号が主記憶リードコ
マンド発生回路９に入力されると、通常の運用中と同様
に、その時の読出しアドレス保持回路５の内容をアドレ
ス信号線３０に送出して、主記憶装置１への読出し要求
をするためのリードコマンド信号が信号線５３上に送出
され、その時のアドレス信号線３０によシ指示された主
記憶装置１の内容がデータ信号線４０を使用してキャッ
シュメモリ３と主記憶読出しデータ保持回路７とに格納
される。信号線５１上にエラー検出信号が送出されると
、キャッシュ読出しデータ保持回路６の内容と主記憶読
出しデータ保持回路１の内容とが比較回路１２に加えら
れ、両者の排他的論理和がエラーステータスレジスタ１
３に格納される。
検出したときの動作を説明する。キャッシュメモリ３か
ら読出され、キャッシュ読出しデータ保持回路６に格納
されているデータにエラーが含まれていることがエラー
検出回路８によシ検出されると、信号線５１にエラー検
出信号が出力される。エラー検出信号がＯＲゲート１０
に入力されると、信号線５２上の主記憶読出し要求信号
が有効になる。主記憶読出し要求信号が主記憶リードコ
マンド発生回路９に入力されると、通常の運用中と同様
に、その時の読出しアドレス保持回路５の内容をアドレ
ス信号線３０に送出して、主記憶装置１への読出し要求
をするためのリードコマンド信号が信号線５３上に送出
され、その時のアドレス信号線３０によシ指示された主
記憶装置１の内容がデータ信号線４０を使用してキャッ
シュメモリ３と主記憶読出しデータ保持回路７とに格納
される。信号線５１上にエラー検出信号が送出されると
、キャッシュ読出しデータ保持回路６の内容と主記憶読
出しデータ保持回路１の内容とが比較回路１２に加えら
れ、両者の排他的論理和がエラーステータスレジスタ１
３に格納される。
信号線５１上のエラー検出信号によりキャッシュメモリ
３に１ビツトエラーが発生した旨の通知を受けた保守診
断装置３００では、エラ一時の読出しアドレス保持回路
５の内容と、キャッシュ読出しデータ保持回路６の内容
と、主記憶読出しデータ保持回路７の内容と、エラース
テータスレジスタ１３の内容とをエラー情報として演算
処理装置２から読出す。
３に１ビツトエラーが発生した旨の通知を受けた保守診
断装置３００では、エラ一時の読出しアドレス保持回路
５の内容と、キャッシュ読出しデータ保持回路６の内容
と、主記憶読出しデータ保持回路７の内容と、エラース
テータスレジスタ１３の内容とをエラー情報として演算
処理装置２から読出す。
キャッシュメモリ３に１ビツトエラーが検出された時に
は、保守診断装置３００に読出されたエラ一時の読出し
アドレス保持回路５の内容と、エラーステータスレジス
タ１３の内容とにもとづきエラーを生じたキャッシュメ
モリ３のメモリ素子とビット位置とを検出し、保守診断
装置３００ではエラーの発生したメモリ素子が実装され
ているＬＳＩパッケージの実装位置を表示する。
は、保守診断装置３００に読出されたエラ一時の読出し
アドレス保持回路５の内容と、エラーステータスレジス
タ１３の内容とにもとづきエラーを生じたキャッシュメ
モリ３のメモリ素子とビット位置とを検出し、保守診断
装置３００ではエラーの発生したメモリ素子が実装され
ているＬＳＩパッケージの実装位置を表示する。
（発明の効果）
本発明には以上説明したように、キャッシュメモリに１
ビツトのエラーを検出した時には、エラ一時のアドレス
にしたがって主記憶装置から正常なデータを読出して、
エラーを生じたキャッシュメモリの読出しデータと比較
し、これによってエラーの生じたキャッシュメモリのメ
モリ素子とビット位置とを検出することによシ、キャッ
シュメモリに１とットエラーが検出された時における障
害箇所の分解能を高め、保守費用を減じ、平均修復時間
を短縮させることができるという効果がある。
ビツトのエラーを検出した時には、エラ一時のアドレス
にしたがって主記憶装置から正常なデータを読出して、
エラーを生じたキャッシュメモリの読出しデータと比較
し、これによってエラーの生じたキャッシュメモリのメ
モリ素子とビット位置とを検出することによシ、キャッ
シュメモリに１とットエラーが検出された時における障
害箇所の分解能を高め、保守費用を減じ、平均修復時間
を短縮させることができるという効果がある。
第１図は、本発明による情報処理装置の一実施例を示す
ブロック図である。 １・・・主記憶装置 ２・・・演算処理装置 ３ｅ・・キャッシュメモリ ４・・・演算制御回路 ５・・・読出しアドレス保持回路 ６・・・キャッシュ読出しデータ保持回路Ｔ・・・主記
憶読出しデータ保持回路 ８＠・・エラー検出回路 ９・・・主記憶リードコマンド発生回路１０＠・・ＯＲ
ゲート １１・・・キャッシュイスヒツト検出回路１２・・・比
較回路 １３・・・エラーステータスレジスタ １４・・・選択回路 ３０〜３２．４０〜４５．５０〜５３・Ｏ拳信号線 ３００・・・保守診断装置 特許出願人 日本電気株式会社 代理人 弁理士 井 ノ ロ 壽
ブロック図である。 １・・・主記憶装置 ２・・・演算処理装置 ３ｅ・・キャッシュメモリ ４・・・演算制御回路 ５・・・読出しアドレス保持回路 ６・・・キャッシュ読出しデータ保持回路Ｔ・・・主記
憶読出しデータ保持回路 ８＠・・エラー検出回路 ９・・・主記憶リードコマンド発生回路１０＠・・ＯＲ
ゲート １１・・・キャッシュイスヒツト検出回路１２・・・比
較回路 １３・・・エラーステータスレジスタ １４・・・選択回路 ３０〜３２．４０〜４５．５０〜５３・Ｏ拳信号線 ３００・・・保守診断装置 特許出願人 日本電気株式会社 代理人 弁理士 井 ノ ロ 壽
Claims (1)
- 主記憶装置と、前記主記憶装置の内部の一部と同じ内容
、のデータを記憶するためのキャッシュメモリとを備え
た情報処理装置において、前記主記憶装置への読出しア
ドレスを保持するための読出しアドレス保持回路と、前
記キャッシュメモリからの読出しデータを保持するため
のキャッシュ読出しデータ保持回路と、前記主記憶装置
からの読出しデータを保持するための主記憶読出しデー
タ保持回路と、前記キャッシュメモリからのデータの読
出し時に前記読出したデータにエラーを検出したならば
、前記エラ一時の読出しアドレスにしたがって前記主記
憶装置の内容を読出すコマンドを発生するための主記憶
リードコマンド発生回路とを具備し、前記コマンドによ
シ前記主記憶装置から読出したデータを前記主記憶読出
しデータ保持回路に格納して前記キャッシュ読出しデー
タ保持回路の内容に代えて使用するように構成したこと
を特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58081172A JPS59207099A (ja) | 1983-05-10 | 1983-05-10 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58081172A JPS59207099A (ja) | 1983-05-10 | 1983-05-10 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59207099A true JPS59207099A (ja) | 1984-11-24 |
Family
ID=13739038
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58081172A Pending JPS59207099A (ja) | 1983-05-10 | 1983-05-10 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59207099A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8806318B2 (en) | 2011-09-14 | 2014-08-12 | Fujitsu Limited | Fault position determining circuit, storage device and information processing apparatus |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54106132A (en) * | 1978-02-09 | 1979-08-20 | Fujitsu Ltd | Buffer memory access process system |
| JPS54142022A (en) * | 1978-04-27 | 1979-11-05 | Nec Corp | Information processor |
-
1983
- 1983-05-10 JP JP58081172A patent/JPS59207099A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54106132A (en) * | 1978-02-09 | 1979-08-20 | Fujitsu Ltd | Buffer memory access process system |
| JPS54142022A (en) * | 1978-04-27 | 1979-11-05 | Nec Corp | Information processor |
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|---|---|---|---|---|
| US8806318B2 (en) | 2011-09-14 | 2014-08-12 | Fujitsu Limited | Fault position determining circuit, storage device and information processing apparatus |
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