JPH04257044A - バスパリティエラー発生位置検出方式 - Google Patents
バスパリティエラー発生位置検出方式Info
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- JPH04257044A JPH04257044A JP3039195A JP3919591A JPH04257044A JP H04257044 A JPH04257044 A JP H04257044A JP 3039195 A JP3039195 A JP 3039195A JP 3919591 A JP3919591 A JP 3919591A JP H04257044 A JPH04257044 A JP H04257044A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は入出力制御装置等の情報
処理装置に於けるバスパリティエラー発生位置検出方式
に関する。
処理装置に於けるバスパリティエラー発生位置検出方式
に関する。
【０００２】
【従来の技術】入出力制御装置等の情報処理装置に於い
ては、ＣＰＵに接続されるバスが、ＣＰＵに直接接続さ
れるＣＰＵ用のローカルバス，入出力ラインアダプタ部
が接続されるローカルバス，これらのローカルバスをつ
なぐ共通のローカルバスのように機能分割されたものが
ある。このような機能分割されたバスの障害を検出する
場合、従来はＣＰＵがバスに出力する情報に対するパリ
ティビットを生成するパリティビット生成手段を設ける
と共に、各ローカルバス対応にパリティエラーを検出し
た際、バスエラー線をアクティブにするパリティエラー
検出手段を設け、バスエラー線がアクティブになった場
合、ＣＰＵがバスに障害が発生したと判定するものであ
った。
ては、ＣＰＵに接続されるバスが、ＣＰＵに直接接続さ
れるＣＰＵ用のローカルバス，入出力ラインアダプタ部
が接続されるローカルバス，これらのローカルバスをつ
なぐ共通のローカルバスのように機能分割されたものが
ある。このような機能分割されたバスの障害を検出する
場合、従来はＣＰＵがバスに出力する情報に対するパリ
ティビットを生成するパリティビット生成手段を設ける
と共に、各ローカルバス対応にパリティエラーを検出し
た際、バスエラー線をアクティブにするパリティエラー
検出手段を設け、バスエラー線がアクティブになった場
合、ＣＰＵがバスに障害が発生したと判定するものであ
った。
【０００３】
【発明が解決しようとする課題】しかし、上述した従来
例ではバスに障害が発生したことは検出できても、どの
ローカルバスに障害が発生したのかを特定することがで
きないという問題点があった。
例ではバスに障害が発生したことは検出できても、どの
ローカルバスに障害が発生したのかを特定することがで
きないという問題点があった。
【０００４】本発明の目的は障害の発生したローカルバ
スを特定することができるバスパリティエラー発生位置
検出方式を提供することにある。
スを特定することができるバスパリティエラー発生位置
検出方式を提供することにある。
【０００５】
【課題を解決するための手段】本発明は上記目的を達成
するため、バスエラー線とアドレスモディファイア線と
を有するＣＰＵと、該ＣＰＵに接続され、複数のローカ
ルバスから構成されたバスとを含む情報処理装置に於い
て、前記ＣＰＵのライトサイクル時、前記ＣＰＵが前記
バスに出力する情報に対するパリティビットを生成する
パリティ生成手段と、前記各ローカルバス対応に設けら
れ、前記パリティ生成手段が生成したパリティビットと
対応するローカルバス上の情報とに基づいてパリティチ
ェックを行ない、パリティエラーを検出することにより
前記バスエラー線をアクティブにすると共に、パリティ
エラーの発生したことを記憶するパリティ制御手段とを
備え、前記ＣＰＵは前記バスエラー線がアクティブにな
ることにより、前記アドレスモディファイア線に前記各
パリティ制御手段に割り当てられているアドレスを出力
して前記各パリティ制御手段が記憶している内容を読み
出し、読み出した内容に基づいて障害発生位置を判定す
るものである。
するため、バスエラー線とアドレスモディファイア線と
を有するＣＰＵと、該ＣＰＵに接続され、複数のローカ
ルバスから構成されたバスとを含む情報処理装置に於い
て、前記ＣＰＵのライトサイクル時、前記ＣＰＵが前記
バスに出力する情報に対するパリティビットを生成する
パリティ生成手段と、前記各ローカルバス対応に設けら
れ、前記パリティ生成手段が生成したパリティビットと
対応するローカルバス上の情報とに基づいてパリティチ
ェックを行ない、パリティエラーを検出することにより
前記バスエラー線をアクティブにすると共に、パリティ
エラーの発生したことを記憶するパリティ制御手段とを
備え、前記ＣＰＵは前記バスエラー線がアクティブにな
ることにより、前記アドレスモディファイア線に前記各
パリティ制御手段に割り当てられているアドレスを出力
して前記各パリティ制御手段が記憶している内容を読み
出し、読み出した内容に基づいて障害発生位置を判定す
るものである。
【０００６】
【作用】ＣＰＵのライトサイクル時、ＣＰＵがバスに出
力する情報に対するパリティビットがパリティ生成手段
で生成され、各ローカルバス対応に設けられているパリ
ティ制御手段でパリティ生成手段が生成したパリティビ
ットに基づいて対応するローカルバス上の情報のパリテ
ィチェックが行なわれる。そして、各パリティ制御手段
はパリティエラーを検出すると、バスエラー線をアクテ
ィブにすると共にパリティエラーが発生したことを記憶
する。ＣＰＵはバスエラー線がアクティブになると、ア
ドレスモディファイア線に各パリティ制御手段に割り当
てられているアドレスを出力して各パリティ制御手段が
記憶している内容を読み出し、読み出した内容がパリテ
ィエラーの発生を示しているパリティ制御手段の内のＣ
ＰＵに最も近いパリティ制御手段に対応するローカルバ
スに障害が発生したと判定する等、各バス制御手段から
読み出した情報に基づいて障害の発生したローカルバス
を特定する。
力する情報に対するパリティビットがパリティ生成手段
で生成され、各ローカルバス対応に設けられているパリ
ティ制御手段でパリティ生成手段が生成したパリティビ
ットに基づいて対応するローカルバス上の情報のパリテ
ィチェックが行なわれる。そして、各パリティ制御手段
はパリティエラーを検出すると、バスエラー線をアクテ
ィブにすると共にパリティエラーが発生したことを記憶
する。ＣＰＵはバスエラー線がアクティブになると、ア
ドレスモディファイア線に各パリティ制御手段に割り当
てられているアドレスを出力して各パリティ制御手段が
記憶している内容を読み出し、読み出した内容がパリテ
ィエラーの発生を示しているパリティ制御手段の内のＣ
ＰＵに最も近いパリティ制御手段に対応するローカルバ
スに障害が発生したと判定する等、各バス制御手段から
読み出した情報に基づいて障害の発生したローカルバス
を特定する。
【０００７】
【実施例】次に本発明の実施例について図面を参照して
詳細に説明する。図１は本発明の実施例のブロック図で
あり、ＣＰＵ１と、パリティ生成部２と、パリティ制御
部３ａ〜３ｃと、送受信器４ａ〜４ｃと、デバイス５ａ
，５ｃと、アドレスモディファイア線（ＡＭ線）６と、
バスエラー線（ＢＥＲＲ線）７と、ローカルアドレスバ
ス８ａ〜８ｃと、ローカルデータバス９ａ〜９ｃと、ア
ドレスパリティ線１０ａ〜１０ｃと、データパリティ線
１１ａ〜１１ｃとを含んでいる。
詳細に説明する。図１は本発明の実施例のブロック図で
あり、ＣＰＵ１と、パリティ生成部２と、パリティ制御
部３ａ〜３ｃと、送受信器４ａ〜４ｃと、デバイス５ａ
，５ｃと、アドレスモディファイア線（ＡＭ線）６と、
バスエラー線（ＢＥＲＲ線）７と、ローカルアドレスバ
ス８ａ〜８ｃと、ローカルデータバス９ａ〜９ｃと、ア
ドレスパリティ線１０ａ〜１０ｃと、データパリティ線
１１ａ〜１１ｃとを含んでいる。
【０００８】ＣＰＵ１はＡＭ線６とＢＥＲＲ線７とを有
し、ＢＥＲＲ線７がアクティブとなることにより、例外
処理を実行することができるＣＰＵである。パリティ生
成部２はＣＰＵ１がローカルアドレスバス８ａ，ローカ
ルデータバス９ａに出力するデータ，アドレスに対する
パリティビットを生成し、アドレスパリティ線１０ａ，
データパリティ線１１ａに出力する。
し、ＢＥＲＲ線７がアクティブとなることにより、例外
処理を実行することができるＣＰＵである。パリティ生
成部２はＣＰＵ１がローカルアドレスバス８ａ，ローカ
ルデータバス９ａに出力するデータ，アドレスに対する
パリティビットを生成し、アドレスパリティ線１０ａ，
データパリティ線１１ａに出力する。
【０００９】アドレスパリティ線１０ａ，データパリテ
ィ線１１ａは送受信器４ａを介してアドレスパリティ線
１０ｂ，データパリティ線１１ｂに接続され、アドレス
パリティ線１０ｂ，データパリティ線１１ｂは送受信器
４ｂを介してアドレスパリティ線１０ｃ，データパリテ
ィ線１１ｃに接続されている。
ィ線１１ａは送受信器４ａを介してアドレスパリティ線
１０ｂ，データパリティ線１１ｂに接続され、アドレス
パリティ線１０ｂ，データパリティ線１１ｂは送受信器
４ｂを介してアドレスパリティ線１０ｃ，データパリテ
ィ線１１ｃに接続されている。
【００１０】ローカルアドレスバス８ａ，ローカルデー
タバス９ａはＣＰＵ用のローカルバス、ローカルアドレ
スバス８ｃ，ローカルデータバス９ｃは入出力ラインア
ダプタ部用のローカルバス、ローカルアドレスバス８ｂ
，ローカルデータバス９ｂはそれらをつなぐ共通ローカ
ルバスである。ローカルアドレスバス８ａ，ローカルデ
ータバス９ａは送受信器４ａを介してローカルアドレス
バス８ｂ，ローカルデータバス９ｂに接続され、ローカ
ルアドレスバス８ｂ，ローカルデータバス９ｂは送受信
器４ｂを介してローカルアドレスバス８ｃ，ローカルデ
ータバス９ｃに接続されている。また、ローカルアドレ
スバス８ａ，ローカルデータバス９ａにはパリティ制御
部３ａを介してデバイス５ａが接続され、ローカルアド
レスバス８ｃ，ローカルデータバス９ｃにはパリティ制
御部３ｃを介してデバイス５ｃが接続されている。デバ
イス５ａはバスマスタとして動作するＤＭＡコントロー
ラ等のデバイス、データ５ｃは入出力ラインアダプタ部
として動作するデバイスである。
タバス９ａはＣＰＵ用のローカルバス、ローカルアドレ
スバス８ｃ，ローカルデータバス９ｃは入出力ラインア
ダプタ部用のローカルバス、ローカルアドレスバス８ｂ
，ローカルデータバス９ｂはそれらをつなぐ共通ローカ
ルバスである。ローカルアドレスバス８ａ，ローカルデ
ータバス９ａは送受信器４ａを介してローカルアドレス
バス８ｂ，ローカルデータバス９ｂに接続され、ローカ
ルアドレスバス８ｂ，ローカルデータバス９ｂは送受信
器４ｂを介してローカルアドレスバス８ｃ，ローカルデ
ータバス９ｃに接続されている。また、ローカルアドレ
スバス８ａ，ローカルデータバス９ａにはパリティ制御
部３ａを介してデバイス５ａが接続され、ローカルアド
レスバス８ｃ，ローカルデータバス９ｃにはパリティ制
御部３ｃを介してデバイス５ｃが接続されている。デバ
イス５ａはバスマスタとして動作するＤＭＡコントロー
ラ等のデバイス、データ５ｃは入出力ラインアダプタ部
として動作するデバイスである。
【００１１】パリティ制御部３ａ〜３ｃはローカルアド
レスバス８ａ〜８ｃ，ローカルデータバス９ａ〜９ｃの
パリティエラーを検出する機能，パリティエラーを検出
することによりＢＥＲＲ線７をアクティブにする機能，
パリティエラーの検出状態を記憶する機能，ＡＭ線６を
介して自アドレスが加えられることにより記憶してある
パリティエラーの検出状態をローカルデータバス９ａ〜
９ｃに出力する機能を備えている。
レスバス８ａ〜８ｃ，ローカルデータバス９ａ〜９ｃの
パリティエラーを検出する機能，パリティエラーを検出
することによりＢＥＲＲ線７をアクティブにする機能，
パリティエラーの検出状態を記憶する機能，ＡＭ線６を
介して自アドレスが加えられることにより記憶してある
パリティエラーの検出状態をローカルデータバス９ａ〜
９ｃに出力する機能を備えている。
【００１２】図２はパリティ制御部３ａの構成例を示す
ブロック図であり、パリティチェック部３１，３２と、
パリティエラー記憶レジスタ３３と、レジスタ制御部３
４とから構成されている。
ブロック図であり、パリティチェック部３１，３２と、
パリティエラー記憶レジスタ３３と、レジスタ制御部３
４とから構成されている。
【００１３】パリティチェック部３１はローカルアドレ
スバス８ａ上のアドレスとアドレスパリティ線１０ａ上
のパリティビットとに基づいてパリティエラーを検出す
る。パリティチェック部３２はローカルデータバス９ａ
上のデータとデータパリティ線１１ａ上のパリティビッ
トとに基づいてパリティエラーを検出する。パリティエ
ラー記憶レジスタ３３はパリティチェック部３１，３２
に於けるパリティエラーの検出状態を記憶すると共に、
パリティエラーの発生を示す情報が格納されることによ
りパリティエラー発生信号３５を出力する。レジスタ制
御部３４はパリティエラー記憶レジスタ３３からパリテ
ィエラー発生信号３５が出力されることによりＢＥＲＲ
線７をアクティブにし、ＡＭ線６を介して自パリティ制
御部３ａに割り当てられているアドレスが加えられるこ
とによりレジスタ制御信号３６を出力してパリティエラ
ー記憶レジスタ３３の内容をローカルデータバス９ａに
出力させる。尚、他のパリティ制御部３ｂ，３ｃもパリ
ティ制御部３ａと同様の構成を有している。
スバス８ａ上のアドレスとアドレスパリティ線１０ａ上
のパリティビットとに基づいてパリティエラーを検出す
る。パリティチェック部３２はローカルデータバス９ａ
上のデータとデータパリティ線１１ａ上のパリティビッ
トとに基づいてパリティエラーを検出する。パリティエ
ラー記憶レジスタ３３はパリティチェック部３１，３２
に於けるパリティエラーの検出状態を記憶すると共に、
パリティエラーの発生を示す情報が格納されることによ
りパリティエラー発生信号３５を出力する。レジスタ制
御部３４はパリティエラー記憶レジスタ３３からパリテ
ィエラー発生信号３５が出力されることによりＢＥＲＲ
線７をアクティブにし、ＡＭ線６を介して自パリティ制
御部３ａに割り当てられているアドレスが加えられるこ
とによりレジスタ制御信号３６を出力してパリティエラ
ー記憶レジスタ３３の内容をローカルデータバス９ａに
出力させる。尚、他のパリティ制御部３ｂ，３ｃもパリ
ティ制御部３ａと同様の構成を有している。
【００１４】図３は実施例の動作を説明するための図、
図４はＣＰＵ１が実行する例外処理の一例を示す流れ図
であり、以下各図を参照して本実施例の動作を説明する
。
図４はＣＰＵ１が実行する例外処理の一例を示す流れ図
であり、以下各図を参照して本実施例の動作を説明する
。
【００１５】ＣＰＵ１がデバイス５ｃにデータを転送す
るために、ライトサイクルを実行し、ローカルアドレス
バス８ａ，ローカルデータバス９ａにアドレス，データ
を出力すると、パリティ生成部２はＣＰＵ１がローカル
アドレスバス８ａ，ローカルデータバス９ａに出力する
アドレス，データに対するパリティビットを生成し、ア
ドレスパリティ線１０ａ，データパリティ線１１ａに出
力する。
るために、ライトサイクルを実行し、ローカルアドレス
バス８ａ，ローカルデータバス９ａにアドレス，データ
を出力すると、パリティ生成部２はＣＰＵ１がローカル
アドレスバス８ａ，ローカルデータバス９ａに出力する
アドレス，データに対するパリティビットを生成し、ア
ドレスパリティ線１０ａ，データパリティ線１１ａに出
力する。
【００１６】パリティ制御部３ａ内のパリティチェック
部３１，３２はそれぞれローカルアドレスバス８ａ上の
アドレス，ローカルデータバス９ａ上のデータに対する
パリティチェックを行ない、パリティエラーを検出した
場合はパリティエラー記憶レジスタ３３にパリティエラ
ー発生を示す情報を格納する。レジスタ制御部３４はパ
リティエラー記憶レジスタ３３にパリティエラー発生を
示す情報が格納されたことをパリティエラー発生信号３
５により検出すると、ＢＥＲＲ線７をアクティブにする
。他のパリティ制御部３ｂ，３ｃも同様の動作を行なう
。
部３１，３２はそれぞれローカルアドレスバス８ａ上の
アドレス，ローカルデータバス９ａ上のデータに対する
パリティチェックを行ない、パリティエラーを検出した
場合はパリティエラー記憶レジスタ３３にパリティエラ
ー発生を示す情報を格納する。レジスタ制御部３４はパ
リティエラー記憶レジスタ３３にパリティエラー発生を
示す情報が格納されたことをパリティエラー発生信号３
５により検出すると、ＢＥＲＲ線７をアクティブにする
。他のパリティ制御部３ｂ，３ｃも同様の動作を行なう
。
【００１７】今、例えば、図３に示すように、ローカル
アドレスバス８ａ，ローカルデータバス９ａに障害が発
生したとすると、パリティ制御部３ａに於いてはパリテ
ィエラーを検出しないので何もしないが、パリティ制御
部３ｂ，３ｃでは上述した動作を行ない、内部のパリテ
ィエラー記憶レジスタ３３にパリティエラー発生を示す
情報を格納すると共に、ＢＥＲＲ線７をアクティブにす
る。
アドレスバス８ａ，ローカルデータバス９ａに障害が発
生したとすると、パリティ制御部３ａに於いてはパリテ
ィエラーを検出しないので何もしないが、パリティ制御
部３ｂ，３ｃでは上述した動作を行ない、内部のパリテ
ィエラー記憶レジスタ３３にパリティエラー発生を示す
情報を格納すると共に、ＢＥＲＲ線７をアクティブにす
る。
【００１８】ＣＰＵ１はＢＥＲＲ線７がアクティブにな
ると、以下に示す例外処理を実行する。
ると、以下に示す例外処理を実行する。
【００１９】先ず、ＡＭ線６にパリティ制御部３ａに割
り当てられているアドレスを出力する。パリティ制御部
３ａ内のレジスタ制御部３４はＡＭ線６を介して自パリ
ティ制御部３ａに割り当てられているアドレスが加えら
れると、パリティエラー記憶レジスタ３３にレジスタ制
御信号３６を加え、パリティエラー記憶レジスタ３３に
記憶されている内容（パリティエラーが発生したか否か
を示す情報）をローカルデータバス９ａに出力させる。 ＣＰＵ１はこのローカルデータバス９ａに出力された情
報を読み取り、次にパリティ制御部３ｂに対して上述し
たと同様の処理を行なう。
り当てられているアドレスを出力する。パリティ制御部
３ａ内のレジスタ制御部３４はＡＭ線６を介して自パリ
ティ制御部３ａに割り当てられているアドレスが加えら
れると、パリティエラー記憶レジスタ３３にレジスタ制
御信号３６を加え、パリティエラー記憶レジスタ３３に
記憶されている内容（パリティエラーが発生したか否か
を示す情報）をローカルデータバス９ａに出力させる。 ＣＰＵ１はこのローカルデータバス９ａに出力された情
報を読み取り、次にパリティ制御部３ｂに対して上述し
たと同様の処理を行なう。
【００２０】全てのパリティ制御部３ａ〜３ｃに対して
上述した処理を行なうと、ＣＰＵ１は図４に示す例外処
理を行ない、パリティエラーの発生したローカルアドレ
スバス，ローカルデータバスを特定する。
上述した処理を行なうと、ＣＰＵ１は図４に示す例外処
理を行ない、パリティエラーの発生したローカルアドレ
スバス，ローカルデータバスを特定する。
【００２１】先ず、ローカルアドレスバス８ａ，ローカ
ルデータバス９ａ対応のパリティ制御部３ａから読み取
った情報がパリティエラーの発生を示しているか否かを
判断し（Ｓ１）、パリティエラー発生を示していると判
断した場合はローカルアドレスバス８ａ，ローカルデー
タバス９ａが障害発生位置であると判定し（Ｓ２）、そ
うでない場合はＳ３の処理を行なう。Ｓ３ではローカル
アドレスバス８ｂ，ローカルデータバス９ｂ対応のパリ
ティ制御部３ｂから読み取った情報がパリティエラーの
発生を示しているか否かを判断し、パリティエラー発生
を示していると判断した場合はローカルアドレスバス８
ｂ，ローカルデータバス９ｂが障害発生位置であると判
定し（Ｓ４）、そうでない場合はＳ５の処理を行なう。 Ｓ５ではローカルアドレスバス８ｃ，ローカルデータバ
ス９ｃ対応のパリティ制御部３ｃから読み取った情報が
パリティエラー発生を示しているか否かを判断し、パリ
ティエラー発生を示していると判断した場合はローカル
アドレスバス８ｃ，ローカルデータバス９ｃが障害発生
位置であると判定し（Ｓ６）、そうでない場合はパリテ
ィエラー無しと判定する（Ｓ７）。
ルデータバス９ａ対応のパリティ制御部３ａから読み取
った情報がパリティエラーの発生を示しているか否かを
判断し（Ｓ１）、パリティエラー発生を示していると判
断した場合はローカルアドレスバス８ａ，ローカルデー
タバス９ａが障害発生位置であると判定し（Ｓ２）、そ
うでない場合はＳ３の処理を行なう。Ｓ３ではローカル
アドレスバス８ｂ，ローカルデータバス９ｂ対応のパリ
ティ制御部３ｂから読み取った情報がパリティエラーの
発生を示しているか否かを判断し、パリティエラー発生
を示していると判断した場合はローカルアドレスバス８
ｂ，ローカルデータバス９ｂが障害発生位置であると判
定し（Ｓ４）、そうでない場合はＳ５の処理を行なう。 Ｓ５ではローカルアドレスバス８ｃ，ローカルデータバ
ス９ｃ対応のパリティ制御部３ｃから読み取った情報が
パリティエラー発生を示しているか否かを判断し、パリ
ティエラー発生を示していると判断した場合はローカル
アドレスバス８ｃ，ローカルデータバス９ｃが障害発生
位置であると判定し（Ｓ６）、そうでない場合はパリテ
ィエラー無しと判定する（Ｓ７）。
【００２２】この例ではローカルアドレスバス８ｂ，ロ
ーカルデータバス９ｂ対応のパリティ制御部３ｂから読
み取った情報がパリティエラーの発生を示しているので
、ＣＰＵ１はローカルアドレスバス８ｂ，ローカルデー
タバス９ｂが障害発生位置であると判定することになる
。
ーカルデータバス９ｂ対応のパリティ制御部３ｂから読
み取った情報がパリティエラーの発生を示しているので
、ＣＰＵ１はローカルアドレスバス８ｂ，ローカルデー
タバス９ｂが障害発生位置であると判定することになる
。
【００２３】尚、上述した実施例に於いては、各パリテ
ィ制御部３ａ〜３ｃからパリティエラーが発生したか否
かを示す情報を全て読み取った後、図４に示す例外処理
を行ない、障害の発生したローカルバスを特定するよう
にしたが、ＣＰＵ１に近いパリティ制御部３ａから順番
に情報を読み取り、最初にパリティエラーの発生を示す
情報を読み取ったパリティ制御部対応のローカルバスを
障害の発生したローカルバスと特定するようにしても良
い。
ィ制御部３ａ〜３ｃからパリティエラーが発生したか否
かを示す情報を全て読み取った後、図４に示す例外処理
を行ない、障害の発生したローカルバスを特定するよう
にしたが、ＣＰＵ１に近いパリティ制御部３ａから順番
に情報を読み取り、最初にパリティエラーの発生を示す
情報を読み取ったパリティ制御部対応のローカルバスを
障害の発生したローカルバスと特定するようにしても良
い。
【００２４】
【発明の効果】以上説明したように、本発明のバスパリ
ティエラー発生位置検出方式は、各ローカルバス対応に
パリティエラーの発生を検出した際、そのことを記憶し
ておくと共にバスエラー線をアクティブにするパリティ
制御部を設け、更に、バスエラー線がアクティブになっ
た場合、アドレスモディファイア線に各パリティ制御手
段に割り当てられているアドレスを出力して各パリティ
制御手段が記憶しているパリティエラーの発生状態を読
み出し、読み出した情報に基づいて障害発生位置を特定
するという例外処理をＣＰＵに実行させるものであるの
で、障害の発生したローカルバスを特定することができ
る効果がある。
ティエラー発生位置検出方式は、各ローカルバス対応に
パリティエラーの発生を検出した際、そのことを記憶し
ておくと共にバスエラー線をアクティブにするパリティ
制御部を設け、更に、バスエラー線がアクティブになっ
た場合、アドレスモディファイア線に各パリティ制御手
段に割り当てられているアドレスを出力して各パリティ
制御手段が記憶しているパリティエラーの発生状態を読
み出し、読み出した情報に基づいて障害発生位置を特定
するという例外処理をＣＰＵに実行させるものであるの
で、障害の発生したローカルバスを特定することができ
る効果がある。
【図１】本発明の実施例のブロック図である。
【図２】パリティ制御部の構成例を示すブロック図であ
る。
る。
【図３】実施例の動作を説明するための図である。
【図４】ＣＰＵが実行する例外処理の一例を示す流れ図
である。
である。
１…ＣＰＵ
２…パリティ生成部
３ａ〜３ｃ…パリティ制御部
４ａ〜４ｃ…送受信器
５ａ，５ｃ…デバイス
６…アドレスモディファイア（ＡＭ）線７…バスエラー
（ＢＥＲＲ）線 ８ａ〜８ｃ…ローカルアドレスバス ９ａ〜９ｃ…ローカルデータバス １０ａ〜１０ｃ…アドレスパリティ線 １１ａ〜１１ｃ…データパリティ線
（ＢＥＲＲ）線 ８ａ〜８ｃ…ローカルアドレスバス ９ａ〜９ｃ…ローカルデータバス １０ａ〜１０ｃ…アドレスパリティ線 １１ａ〜１１ｃ…データパリティ線
Claims (3)
- 【請求項１】 バスエラー線とアドレスモディファイ
ア線とを有するＣＰＵと、該ＣＰＵに接続され、複数の
ローカルバスから構成されたバスとを含む情報処理装置
に於いて、前記ＣＰＵのライトサイクル時、前記ＣＰＵ
が前記バスに出力する情報に対するパリティビットを生
成するパリティ生成手段と、前記各ローカルバス対応に
設けられ、前記パリティ生成手段が生成したパリティビ
ットと対応するローカルバス上の情報とに基づいてパリ
ティチェックを行ない、パリティエラーを検出すること
により前記バスエラー線をアクティブにすると共に、パ
リティエラーの発生したことを記憶するパリティ制御手
段とを備え、前記ＣＰＵは前記バスエラー線がアクティ
ブになることにより、前記アドレスモディファイア線に
前記各パリティ制御手段に割り当てられているアドレス
を出力して前記各パリティ制御手段が記憶している内容
を読み出し、読み出した内容に基づいて障害発生位置を
判定することを特徴とするバスパリティエラー発生位置
検出方式。 - 【請求項２】 前記ＣＰＵは前記バスエラー線がアク
ティブになることにより、前記アドレスモディファイア
線に前記各パリティ制御手段に割り当てられているアド
レスを出力して前記各パリティ制御手段が記憶している
内容を読み出し、読み出した内容がパリティエラーの発
生を示しているパリティ制御手段の内の前記ＣＰＵに最
も近いパリティ制御手段に対応するローカルバスに障害
が発生したと判定することを特徴とする請求項１記載の
バスパリティエラー発生位置検出方式。 - 【請求項３】 前記ＣＰＵは前記バスエラー線がアク
ティブになることにより、前記アドレスモディファイア
線に前記各パリティ制御手段に割り当てられているアド
レスを前記ＣＰＵに近いパリティ制御手段から順番に出
力して前記各パリティ制御手段が記憶している内容を読
み出し、最初にパリティエラーの発生を示している情報
を読み出したパリティ制御手段に対応するローカルバス
に障害が発生したと判定することを特徴とする請求項１
記載のバスパリティエラー発生位置検出方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3039195A JP2830491B2 (ja) | 1991-02-08 | 1991-02-08 | バスパリティエラー発生位置検出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3039195A JP2830491B2 (ja) | 1991-02-08 | 1991-02-08 | バスパリティエラー発生位置検出方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04257044A true JPH04257044A (ja) | 1992-09-11 |
| JP2830491B2 JP2830491B2 (ja) | 1998-12-02 |
Family
ID=12546341
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3039195A Expired - Lifetime JP2830491B2 (ja) | 1991-02-08 | 1991-02-08 | バスパリティエラー発生位置検出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2830491B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008139971A (ja) * | 2006-11-30 | 2008-06-19 | Fuji Xerox Co Ltd | 文書処理装置及び文書処理プログラム |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102669845B1 (ko) * | 2023-11-16 | 2024-05-28 | 주식회사 에이피랩스 | SoC 버스 오류 검출과 메모리 오류 정정 장치 및 방법 |
-
1991
- 1991-02-08 JP JP3039195A patent/JP2830491B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008139971A (ja) * | 2006-11-30 | 2008-06-19 | Fuji Xerox Co Ltd | 文書処理装置及び文書処理プログラム |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2830491B2 (ja) | 1998-12-02 |
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