JPS59208650A - 単１チツプ・マイクロプロセツサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 積回路によって構成され、少なくとも１個の読出し書込
み可能なメモリ・テップ（通常ＲＡＭと略称されている
もの）と結合して使用される単１チップ・マイクロプロ
セッサに関し、とくに、その内部に命令會該命令が格納
されている生メモリ番地と共に保存するメモリ回路金偏
えたことｔ％徴とする単ｌテツプ・マイクロプロセッサ
に関する。

集積回路技術の進歩により、ｌＯ万以上の素子を集積し
たマイクロプロセッサが実用可能となった。本発明の第
１の目的は、このような高集積度合利用するスループッ
トのより大きいマイクロプロセッサ、すなわち、与えら
したプログラムを実行するのに必要な時間がより短かい
マイクロプロセラサケ提供することにある。本発明の第
２の目的は、現在使用されている任意のマイクロプロセ
ッサと同一の機能を持ち、しかも該マイクロプロセッサ
よりもスループットの大きいマイクロプロセッサ全提供
することにある。ここに「同一の機能を持つ」とは、少
なくとも該マイクロプロセッサ用に開発さｎたすべての
機械語ソフトウエアがそのまま使用てきることｔ意味す
る。さらに、該マイクロプロセッサ用罠開発されたすべ
てのノ・−ドウエγもそのまま使用できるマイクロプロ
セッサ葡提供することも付加的な目的である。仮名の場
合、現在使用中のコンピュータシステム内のマイクロプ
ロセッサだけ？本発明が提供するマイクロプロセッサと
交換することによってスループットを向上させることが
できる。本発明の第３の目的は、将来集積できる素子数
がδらに増加した場合に、その集積度の増加を容易に利
用できるマイクロプロセッサγ提供することにある。す
なわち、不発明の提供するマイクロプロセッサを設計し
た場合には、集積素子数の増加量に対応してスループッ
トがより大きくなり、しかも、少なくとも当初のマイク
ロプロセッサ用に開発したすべての機械語ソフトウェア
がそのまま使用できる新マイクロプロセッサを単純な変
更作業だけで設計することができる。当初のマイクロプ
ロセッサ用に開発したすべてのハードウェアもその筺ま
使用できる新マイクロプロセッサも単純な変更作業だけ
で設計することができる。

大規模集積回路または超大規模集積回路によって構成さ
扛るマイクロプロセッサの著しい％徴は、内部回路の構
成に使用できる素子数が巨大であるのｒ（対して、命令
とデータの人出力口であるデータバスの幅が狭いことで
める。演算論理ユニットだけ葡パイプライン化や並列化
によって高速化しても、最終的には、データバスと主メ
モリの間の伝送容量によってスループットが制限される
。もつとも広く使用されているマイクロプロセッサと主
メモリの結合方式は第１図に示すものである。

マイクロプロセッサ１は１語幅のデータバス２全通して
主メモリ３よシ命令を７エツテし、データを読出し、ま
た、主メモリ３にデータを書込む。いま、マイクロプロ
セッサ１のクロック周期をＴ１マイクロプロセッサが主
メモリ３との間で読出し警込み荀実行できる最小周期ｆ
ａ’ｆとすると、ａＴごとに１個の命令をフェッチし、
データを読出し、あるいは、データを書込むのが限度で
ある。もちろん、原理的にはデータバスを通して命令ま
たはデータを周ＭＴで入出力することも可能でめるが、
そのためには主メモリヶ複数個のバンクで構成するか、
王メモリの語幅を複数語幅とする必要があシ、製品を＾
価格にする欠点を持つ。

データバスを通して周期ａＴでし〃・命令またはデータ
を入出力できないとの制限粂件のもとてスループツ）ｋ
改善する一方法は、命令の入出力量をできるだけ小さく
シ、かつ、データバスの使用効率ｔできるだけ犬きくす
ることでるる。上記の目的全達成するためには、争△ マイクロプロセッサ内にチー→ヲ保存するメモリ回路を
用意する必要がある。

公知のマイクロプロセッサとしては、マイクロプロセッ
サ内に７アース［イン・ファーストアウト型メモリ回路
を用意し、このなかに先き読みした命令を保存して命令
パン７アとして使用するものがある。その構成全第２図
に示す。同図において、４ｉ１：命令バッファ、５はつ
ぎに実行すべき命令の位ｔ’を指示するポインタ、６は
つぎに読出すべき命令の格納番地を指示するポインタ、
すなわち、７エツチポインタでるる。たとえば、乗算や
除ｇ（Ｄ命令では命令の実行時間が長く、その間データ
の読み書き全実行しない。この時間に、主メモリから命
令をつぎつぎと読込んで命令バ消費する場合には、１ク
ロック時間ごとに命令をこの命令バッファから読出して
実行する。

結果としてスループットが改善される。

しかし、問題は命令中にジャンプ命令、ブランチ命令、
コール命令、リターン命令などつぎに実行すべき命令の
番地が不連続的に変化する命令があることである。上記
の命令を、以下、ジャンプ型命令と呼ぶことにする。公
知の命令バッファを用いているマイクロプロセッサにお
いては、ジャンプ型命令が発生した場合には、その番地
の命令を改めて主メモリから読出す以外に方法がない。

したがって、命令バッファ中の先き読みさｎた命令が有
効に使用せずに捨てられる。プログラムにおいては、一
般に、ブランチ命令によって命令系列中の一部全多数回
くシ返して実行することがしばしば発生するが、この場
合に命令バッファ中の命令を利用できない。

本発明は上記の欠点を除去するためになされたものであ
る。問題は、命令中にジャンプ型命令が存在するために
、命令バッファ中の命令系列が王メモリ中の命令系列と
異なってしまうことである。いま、フェッチポインタが
主メモリの第浪番地をポイントしているとしても、命令
バッファ中の第Ｏ単位、第１単位、・・・、第ｉ単位、
・・・に格納されている命令２番地、・・・、第ｋ　−
ｉ　−１番地、・・・に存在するものとは限らない。し
たがって、主メモリのある番地全与えたとき、その番地
に格納されている命令が命令バッファ中に存在するか１
〜ないかを判定する手段がない。

本発明が提供するマイクロプロセッサはその内部に命令
を格納するメモリ回路ケ用意している。これは公知のマ
イクロプロセッサと同様である。しかし、そのメモリ回
路の各単位は番地部と命令部とよシ構成され、主メモリ
のある番地に格納されている命令をこのメモリ回路に晋
込む場合には、該番地と該命令全１対として書込む。し
かも、このメモリ回路には、与えられた番地と各単位の
番地部の内容が一致するかしないかを判定する比較回路
が用意されている。したがって、メモリ回路中の単位の
位置ではなく、番地を与えてその番地と１対になってい
る命令を読出すことができる。

以下、本発明の詳細な説明する。第１の実施例の主要部
ケ第３図に示す。これはメモリ回路のブロック図を示し
たものでめる。本実施例の場合、メモリ回路は２５６単
位から構成されている。各単位は命令部７、番地部８、
番地比較部９、命令入出力パスＩ　Ｑｆ導ｍ−ユ、ニー
：、　　　−よシ構成されている。さらに、本メモリ回
路全体として、回路命令入出力バス１２、南妾嬬勇詠諸
−Ｊ−＝＝−ｆ−４−１玉＝比較入カバス１４、比較結
果フラグ１６が用意されている。１７はつぎに実行すべ
き命令の格納番地を格納しているプログラムカウンタＰ
ｃである。また、第３図には図示していないカベ各単位
の番地比較部の出力が論理和回路金紗て比較結果フラグ
のセット入力に加えられている。また、各単位の番地部
８と命令部７はシフトレジスタとして構成され、各単位
が次段と結合されている。

つぎに、上記メモリ回路の動作を説明する。

この回路は、データバス全使用していない時間を利用し
て主メモリから命令全読出す場合と、ＰＣの内容例従っ
てつぎに実行すべき命令を読出ｊ′場合にのみ動作する
。

主メモリから命令全読出す場合の動作は下記の順序で行
われる。

（１）　　シフトレジスタ全１段シフトする（第２５５
単位の内容は捨てられる）。

（２）　　フェッチポインタ６の内容を番地として生メ
モリに与えて命令を続出し、該番地と該命令を１対とし
て第Ｏ単位の番地部と命令とに、それぞれ、書込む。

（３）　　フェッチポインクロの内容を読出した命令の
番地数だけ増加させて全動作？完了する。

ＰＣの内容に従ってつぎに実行すべき命令全読出す場合
の動作は下記の順序で行われる。

（１）ＰＣｌ３の内容？メモリ回路の比較入力バス１４
に与える。

（２）各単位の番地比較部９け比較入力バス１４よυの
入力と、その単位の番地部８の内容を比較し、一致して
いる場合には該単位の命令部の内容全命令人出方バス１
０．回路命令入出力バス１２を触て出力する。こ扛と同
時に、比較結果フラグ１６にセット信号を発信する。一
致１〜ない場合ＶＣは何も実行しない。

（３）比較結果フラグ１６の値によって動作が分岐する
。■である場合ＶＣはフラグケリセットする。Ｏである
場合ＶこはＰＣの内容を主メモリの番地として与え、命
令を主メモリから読出す。

（４）ＰＣの内容を読出した命令の番地数たけ増加させ
て全動作ケ完了する。

以上の動作の結果として、上記メモリ回路内に格納され
ている２５６個の命令部つねに利用することができ、ス
ルーノ゛ットが向上する。

つぎに、第２の実施例ＶＣついて、第４図を参照しつつ
説明する。第４図はメモリ回路のブロック図を示したも
のである。本実施例の機能は第１の実施例と全く同一で
ある。ただし、各単位の番地部と命令部は次段との結合
を持たずに独立している。本実施例では、８ピットの１
．込み単位ポインタ１５が用意されており、主メモリか
ら読出した命令をその番地と１対として書込む場合には
この書込み単位ポインタの指示する単位に畳込み、畳込
み集荷後に書込み単位ポインタの内容を１増加させる。

ＰＣの内容に従って命令を読出す場合の動作は第１の実
施例と１つたく同一でるる。本実施例は第１の実施例よ
シも回路構成がより簡単になる利点を持つ。

つぎに、第３の実施例について説明する。

本実施例においては、主メモリの１番地は８ピツトの記
憶容童勿持ち、一方、マイクロプロセッサの１語は３２
ピントで構成されており、マイクロプロセッサのデータ
バスのビット数も３２ビツトである。番地はＡ２３、Ａ
Ａ２２、・・・、ＡＯの２４ピツトで構成されている。

命令はつねに３２ビット単位で主メモリから読出し舎込
みするので、番地部には上位２２ビツトＡ２３、Ａ２２
、・・・、Ａ２のみ格納し、番地比較部でも上位２２ビ
ツトのみ比較する。本実施例ではメモリ回路がよシ小数
のトランジスタで構成できる利点ヲ持つ。

つぎに、第４の実施例について、第５図を参照しつつ説
明する。本実施例においては、番地をるる符号に変換す
る回路と、その符号を番地に逆変換する回路と盆用意し
て、番地部と番地比較部のビット数全第３の実施例よシ
もさらに減少させている。第５図において、２ら １８は２２ビツトのペースレジスタ、感はメモリ回路、
１９は減算器、２０は加算器である。２２で示す番地の
上位２２ピツ）Ａ２３、Ａ２２、・・・、Ａ２よυベー
スレジスタ１８の出力２１を減算したものの下位１６ビ
ツト２３をメモリ回路ンに与える。一方、メモリ回路２
ら ガの番地部よシの１６ビツト出力２４に対しテハ、ペー
スレジスタの出力２１を加ｘしてヒ もグの番地２５を再構成する。１プログラム内で使用で
きる番地の範囲は２５６にバイトに制限される。

以上、本発明の第１の目的を達成し、た実施例について
説明したが、第５の実施例は本発明の第２の目的？ｆ−
達成したものである。本実施例のマ・ｆクロプロセッサ
は、米国ザイログ社開発の８ピントマイクロプロセツサ
ｚ８０と、第４図に示したメモリ回路全付加しその動作
にあわせて制御回路を変更した以外は同一の回路構成の
ものである。ｚ８０用に開発されたすべての機械語ソフ
トウェアがそのまま使用でき、かつ、すべてのハードウ
ェアもそのまま使用でき、しかもスルーグツトは大きく
向上する。

第６の実施例は、将来、集積度が向上した場合に提供を
予定しているもので、第１の実施例の内部メモリの単位
数だけ全２５６単位から１０２４単位に増加はせたもの
である。設計は簡単な変更作業だけですみ、本発明の第
３の目的を達成している。

以上の６個の実施例によって本発明の効果は明らかであ
ろう。本発明の実施において必要となるメモリ回路は完
全に規則的な構造のものであシ、集積回路としての構成
は容易である。素子数は多くなるが、それは大規模集積
回路、とく１超大規模集積回路にあ・いて−１難点とな
らない。本発明が提供するマイクロプロセッサは集積度
が犬きくなると共にその効果も大きくなる特色を有して
いる。

【図面の簡単な説明】

第１図はマイクロプロセッサと主メモリの結合方式を示
すブロック図、第２図は公知のマイクロプロセッサの命
令バッファの構成を示すブロック図、第３図は第１の実
施例のメモリ回路のブロック図、第４図は第２の実施例
のメモリ回路のブロック図、第５図は第４の実施例の番
地符号変換回路と符号番地逆変換回路のブロック図であ
る。 然してこれらの図面において、 １は、マイクロプロセッサ ２は、データバス ３は、主メモリ ４は、公知の命令パツファ ５は、公知の命令バッファ中のつぎに実行すべき命令の
位置を指示するポイン タ ６は、７エツチポインタ ７は、命令部 ８は、番地部 ９は、番地比較部 １０は、命令入出力バス １１は、番地式−カバス １２は、回路命令入出力バス １３は、回路番地人声カバス １４は、比較入力バス １５は、書込み単位ポインタ １６は、比較結果フラグ １７は、プログラムカウンタｐｃ １８は、ペースレジスタ １９は、減算器 ２０け、加算器 ２１は、ペースレジスタ出力 ２２ｒｒｉ、符号化回路への番地入力 ２３は、メモリ回路への符号入力 ２４は、メモリ回路からの符号出力 ２５は、符号から逆変換された番地 ！６は、メモリ回路 特許出願人　　森　下　　　巖 代理人弁理士　　　白　川　−− １，二ｊ （−ユ二一一−１ 第　１１田 第２　）舅 第　３　回 第４　図

Claims (1)

1. 【特許請求の範囲】 １　主メモリとして動作する少なくとも１個の読出し書
   込み可能なメモリ集積回路と結合して使用され、該主メ
   モリ中のつぎに実行すべき命令の格納番地を指示してい
   るレジスタ（以下、ＰＣと呼ぶ）を備え、実行すべき命
   令を格納するレジスタ（以下、ＩＲと呼ぶ）を備え、該
   ＩＲの内容に従って動作が制御されて主メモリ中に格納
   されているデータに処理をほどこす単１集積回路構成の
   中央処理ユニット、すなわち、単１チップ・マイクロプ
   ロセッサにおいて、 複数の単位よ多構成され、該各単位は番地部と命令部よ
   多構成され、該番地部は番地全格納する記憶容量を持ち
   、該命令部は命令を格納する記憶容量を持ち、かつ、各
   単位の番地部の内容が与えら扛た番地と一致するかしな
   いか全判定する手段’に＝ｔわせ持つメモリ回路と、 その内容が主メモリ中のつぎに読出すべき命令の格納番
   地を指示しているレジスタ（以下、フェッチポインタと
   呼ぶ）と、つぎに実行すべき命令全読出してＩＲに格納
   する場合に、前記ｐｃに格納キ扛でいる番地を前記メモ
   リ回路に与え、該番地７５二ある単位の番地部の内容と
   一致すると判定された場合には該単位の命令部より命令
   全読出し、一方、いずれの単位の番地部の内内容全読出
   した命令の番地数だけ増加させてからＰＣの内容全フェ
   ッチポインタに格納する制御手段と、 主メモリから命令を読出して前記メモリ回路に書込む場
   合に、前記フェッチ７１″インタに格納されている番地
   を主メモリに与えて命令を読出し、前記メモリ回路の１
   単位の番地部と命令部とに、それぞれ、該番地と該命令
   を１対として畳込み、フェッチポインタの内容を読出し
   た命令の誉地数だけ増加させる制御手段とを備えたこと
   を特徴とする単１チップ・マイクロプロセッサ。 ２　前記メモリ回路の各単位の番地部と命令部とをファ
   ーストイン・７ア一ストアウト型メモリ回路として構成
   し、 主メモリから７エツチポインタに格納されている番地の
   命令を読出して前記メモリ回路に書込む場合には前記フ
   ァーストイン・ファーストアウト型メモリ回路の入口単
   位の番地部と命令部とに、それぞれ、該番地と該命令と
   を１対として書込むことを特徴とする特許請求の範囲第
   １項に記載の単１チップ・マイクロプロセッサ。 ３　番地金該番地を表現するビット数よシもよシ少ない
   ビット数の符号罠変換する手段と、該符号を当初の番地
   に逆変換する手段とを備え、前記メモリ回路においては
   番地にかえて該符号を使用することを特徴とする特許請
   求の範囲第１項または第２項に記載の単ｌチップ・マイ
   クロプロセッサ。 ４１番地の記憶容量が１１ビツトである主メモリと結合
   して使用する単ｌチック・マイクロプロセッサにおいて
   、 命令の構成単位としては１語を使用し、前記符号として
   は、１語が２ｎビツトである場合には番地よシ下位１ピ
   ッ）Ｔｈ除去したもの、１語が４ｎビツトである場合に
   は番地よシ下位２ビットを除去したもの、１飴が８ｎビ
   ツトである場合には番地より下位３ピツトを除去したも
   のを使用することを特徴とする特許請求の範囲第４項に
   記載の単１チップ・マイクロプロセッサ。