JPS5923926A - フエ−ズ・ロツク・ル−プ回路 - Google Patents
フエ−ズ・ロツク・ル−プ回路Info
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- JPS5923926A JPS5923926A JP57133105A JP13310582A JPS5923926A JP S5923926 A JPS5923926 A JP S5923926A JP 57133105 A JP57133105 A JP 57133105A JP 13310582 A JP13310582 A JP 13310582A JP S5923926 A JPS5923926 A JP S5923926A
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- JP
- Japan
- Prior art keywords
- frequency
- signal
- synchronization
- phase comparison
- comparison means
- Prior art date
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- Granted
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
Landscapes
- Signal Processing For Digital Recording And Reproducing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
（ａ） 発明の技術分野
本）ｈ明はフロッピディスク装置等のＲＩＬ；Ｉｉｙす
（Ｍ号を復−４するに必要な同期イ８号を［り生ずるフ
ェーズ・ロック・ループ（ＰＬＬ：位相間ＪｉＪＪ ）
回路の改良に関する。 （ｈ） 技術の背景 従来よシフロッピディスク等における同期１ぎ号に記録
データを（ｆｄ気ヘッドで読取り増幅されたアナログ波
形をディジタル化して復調し、データ中より抽出した同
期クロック信号を基本としてデータの１，０を判定する
ｎこの場合データ中よシ同期クロック信号を抽出形成す
るためにＰＬＬ回路が用いられている。 （ｃ） 従来技術と問題点 通常フロッピディスク等における入力データ形式は第１
図（ａ）（ｂ）（ｅ）に示すように、各データの前後に
は、前部の継目フィールド（ＧＡＰ）に続くデータの頭
出し部分として同期フィールド（ＳＹＮ）が構成されて
いる。ＳＹＮは例えば４８ビツトの００連続が記録され
ており、後述するデータビットを全く含まない同期ビッ
トだけの領域である。後続の情報フィールド（ＤＡＴＡ
）は同期ビットとデータビットで構成されている。ＤＡ
’ｌ”ＡＩ′１ＳＹＮに比較してデータビットが最大に
挿入されるオール１のとき２倍の周波数となる。尚アド
レスマークは、続く信号がデータフィールドであること
を標示する特殊なパターンを持った信号である。従って
入力データによって同期クロック信号を抽出形成するに
際してはＤＡＴＡに先行するＳＹＮでＰＬＬ回路を同期
ロックに引込むように動作させ、ＰＬＬ回路が一旦ロツ
クすれば同一の繰返し周波数で後述する同期ビットとそ
の中間のデータピッＩｆ含むＤ Ａ Ｔ Ａによつ”で
同期保持を続けるよう作動し、Ｄ Ａ ’ｌ” Ａが続
く同同期ピット＋データビット即ら同期ビットの２倍の
周波数に同期したクロック信号が絶えずＰＬＬ回路の出
力からａｔられる。ＰＬＬＮ路に入力される１）ＡＴＡ
におけるデータビットの位相がくずれても、ＰＬＬ１路
のロックレンジ内であれば同期したクロックは脱れるこ
となく再生する。ＰＬＬ回路への入力データは繰返し周
期が一定の同期ピントと情報の内容に従って変化するデ
ータビットによ）構成されているので前述の２倍の周波
数は兇に不定の歯抜けがあり、歯抜けの位代ではＰＬＬ
回路を構成する１ｕ、圧制御発振器（ＶＣＯ）が位相比
町友で入力される直前の１ｔｌｌＪ ？ａｌｌ亀圧が電
圧ま＼保持されていて、その亀ＦＥに対応する周波数を
保って発振即ち同期を保持する。フロッピディスク等に
おける入力データ形式は読出しを開始する位＋ｙｊから
予め同期信号が得られず、人力データの任意位１面から
読出しを開始するので通ＮＰＬＬ回路はＳＹＮを検出し
て同期動作を開始しＤＡＴＡが読始める迄に同期動作を
終る必要がある。そしてこのため県−の機能だけではＳ
ＹＮからＤＡＴＡにかけて完全な同期動作が得られない
ので従来より複数の機能を組合せ例えばカウンタリセッ
ト方式によるデジタルＰＬＬ（ＣＴｒｔ ＰＬＬ）、周
波数位相１、を蚊器（Ｆ’ＰＣ）および位相比較器（ｐ
ｃ）を順次切換えて再生同期クロック信号（ＰＣＬＫ
）を得るように構成されている。 第２図は従来におけるＰＬＬ回路のブロック図を示す。 図において１は基準発振器例えば水晶発振器（Ｘ−Ｏ８
Ｃ）、２はカウンタリセット方式による位…同期ａ （
ＣＴＲＰＩ、Ｉ、）、３は周波数位相比幀器（ＦＰＣ）
、４は位相比較器（ＰＣ）、５はチマージボンブ（ＣＰ
）、６は低域Ｐ波器（ＬＰ’Ｆ）。 ７は電圧制御発振器（ＶＣＯ）、８は分周器、９は同期
パターン検出器および１０は選択器（Ｍ Ｐ Ｘ）であ
る。Ｃ，ＴＲＰＬＬ２はＶＣＯ７等のアナログ回路を含
まず、モノステープルマルチパイプレータ（ＭＭ）、
フリップフロップ（ＦＦ）およびその他の論理回路よ
り構成される位相比較器であり、他の方式と比較して異
常ロックを起さない’ｌ’＆徴を持ちＳＹＮ領吠のよう
に規則的な信号には好適であるがジッタには弱いのでＤ
ＡＴＡ領域のように不規則な信号の読取りには向かない
ｎＸ０８ｃ１の発振周波数を予想されるＲＣＬＫの周波
数に相互に整数比値に設定し、入力データ（ＲＤ Ａ
’ｒ Ａ この場合はＳＹＮおよびＤＡＴＡ領域の信号
を指す）のＳＹＮ信号との同期ロックを容易にして早い
同期応答速度が得られる℃う構成され、ＦＰＣ３および
ＰＣ４が作動し難い領域をカバーして同期信号を送出す
る。 ＦＰＣ３は後述するＰＣ３の持つ位相比！ＩＩ能の他局
波数比較機能を備え同期範囲が広い利点を持ち、ＣＰ５
．ＬＰＦ６．ＶＣＯおｊび分周器８からなる饋還ループ
によりＰＬＬ回路を構成する。 ＲＤＡＴＡに対しＶＣＯ７の分周器８にょる１／ｎ分周
信号の位相遅れ信号Ｕおよび位相進み信号りの他、ＲＤ
ＡＴＡの周波数過多と不足および歯抜けに対してそれぞ
れ位相遅れ信号Ｕと進み信号りを送出し、後続するＣＦ
２ではイネーブル端子に１１１′が入力された作動状態
において遅れ信号（Ｊおよび進み信号りに比例した電圧
に変換されＬＰＦ６により高周波成分を除かれてＶＣＯ
７の制御端子に加えられる。ＬＰＦ６は併せて積分作用
を持つ。 ＶＣＯ７は位相差に比例したＣＦ２からの制御信Ｍ ニ
Ｊ： ツＹ−Ｆ Ｐ Ｃ３）両人カｆＬＩＤＡＴＡ、Ｖ
ＣＯ発撮周波数×１／ｎの周波数および位相差が縮って
位相が一致する方向へ制御されるのでＲＤＡＴＡ中のＳ
ＹＮにおける同期ビットに適し、ＤＡＴＡ領域の歯状は
信号には不適である。Ｐｃ４は位相比較機能を備え、Ｆ
ＰＣ３と同様Ｃ’Ｐ５． ＬＰＦ’６．ＶＣＯおよび分
周器８からなる饋還ループによりＰＬＬ回路を構成する
。ＣＦ２のイネーブル端子にｓｌ“が入力されて作動状
態となったときＬＰＦ６経由ＶＣＯ’１作Ｍせしめ、Ｖ
ＣＯ７１ｔ’１ＦＰＣ４（Ｄ両人カ信号ＲＤＡＴＡ、Ｖ
ＣＯ発振周波数Ｘ ２／ｎの周波数における位相差が縮
まって位相が一致する方向へ制御される。ＰＣ，４はＦ
’ＰＣ３と比較して周波数差の識別機能はなく同期私曲
は±１８００と狭いが近接する位号に同期する特徴を有
し、士ｉｓｏ’以上の位相差およびＲＤ Ａ ’ｒ Ａ
のＤＡＴＡ領域信号のように歯状けの信号には無判定と
なる。歯状は部分につｂて１はＬＰＦ３の拮分子′Ｆ用
により電圧を保持し１１ ＣＬ Ｉ（を欠けることなく
送出する。このようにＲＤＡＴＡ中７）ＳＹＮ領域信号
に最も適したＣＴＲＰＣ２、次に周波数識別機能を備え
たＦＰＣ３、同期範囲は狭いがジッタが多いあるいし上
歯状は等不規則な４８号に祷したＰｃ４があるｎ 一方同１υｊパターン検出’！４Ｗ ９は第３３図に示
すＪ −ＫＦＦｌｌ、Ｉ）−ＦＦＩ２．ｎ進計数器１３
１語数タイ−ｖ１４：Ｆ、−よＵＥＮＯＲよりなり、Ｒ
ＤＡＴＡ中にあるＳＹＮ領域の同期ビットが予定するＲ
ＣＬＫの２倍の周１１Ｉを持ち且連続する性１−ｑを利
用してＳＹＮ領域の同期ビットを検出ｉ〜、予めぼり定
した連続回数だけ同期ビットをｎ回例えば８回計数する
毎に８同期ビットを獣位とした計数タイマ１４を作動さ
せて２＋６４図（ａ）〜（ｄ）に示す同期パターン検出
器８のタイムチャート、のように選択（ｉ号ＥＩ、Ｅ２
．Ｅ８’（ｉ＝ 送出１．てＣＦ２およびＭＰＸＩＯを
イネーブルおよび選択作動せしめる。従って最もＩＮＤ
ＡＴＡのＤＡＴＡ領域における不規則なデータに適して
はいるが例えば磁気記録体の回転速度あるいは磁気ヘッ
ドに異常があって、ＳＹＮ領域の読出しに際して同期ビ
ットの周波数および位相に変動があって希望する周波数
以外にも同期していわゆる異常ロックを起し易いＰｃ４
を第４図（ｅ）に示す分担領域のようにＥ！信号部分に
、ＳＹＮ領域の同期ビット例えば４８ビツト中例えば８
〜４０ビツトの信号り部分にＦ’ＰＣ３を対応させ、Ｓ
ＹＮをさがすための領域にＣＴＲＰＬＬ２を対応させて
、同期パターン検出器９による選択信号によりＣＴＲＰ
ＬＬ２、ＦＰＣ３およびＰｃ４の順に作動せしめＲＣＬ
Ｋを得ていた。従来の仁の順序選択する方法は、何らか
の原因でＳＹＮ領域が短ががったりすると同期の引込み
に失敗して正しい同期のＲＣＬＫが得られない場合が存
在する。理由としてはＳＹＮ領域の同期ビットを探すた
めに一定時間同期ビット１ｏ“パターンが連続すること
を条件に使っているため、その分だけ同期引込みに使う
ビット数が減って了うからである。 （ｄ） 発明の目的 本発ｒＨＨの目的はこの欠点を除去するため回路構成ｉ
ｔ ｔｉｔじであるがＳＹＮ領域の同期ビットを探すと
き＋Ｃｉｔ：カウンタリセット方式による位相同期器（
ＣＴＦｔ ＰＬＬ）を１史うが同時に並行して周波数位
相１を較′−！：Ｇ（ＦＰＣ）を作１１ｉ１ノさせて入
カイ、１号のＳＹＮ領域が発児されて従来の切換時点迄
に電圧発４辰器（ＶＣＯ）を含むＥ”ＰＣの同期ｉ１＋
作を完成させておき、ＦＰＣに１１！つたＶ ＣＯ全そ
のま＼引続いで従来の切換時点ではＦ’ Ｐ Ｃに切換
えることなく同期分担を位相比較器ＰＣに切換えると共
に回１用出力信号（ＲＣＬ Ｋ）もＰＣに引継がれたＶ
ＣＯを利用する。 そしてｌ） Ｃに切換えてＦＰＣで中継する無駄な時間
を省略し同ｊｌＪＪ能力の高いＰＣに分担させ、Ｆ’Ｐ
Ｃの周波Ｗｉ Ｑｊ別能力は先行させて制御したｖＣＯ
によって得る手段を提供しようとするものである。 （ｅ） 発明の構成 そ
（Ｍ号を復−４するに必要な同期イ８号を［り生ずるフ
ェーズ・ロック・ループ（ＰＬＬ：位相間ＪｉＪＪ ）
回路の改良に関する。 （ｈ） 技術の背景 従来よシフロッピディスク等における同期１ぎ号に記録
データを（ｆｄ気ヘッドで読取り増幅されたアナログ波
形をディジタル化して復調し、データ中より抽出した同
期クロック信号を基本としてデータの１，０を判定する
ｎこの場合データ中よシ同期クロック信号を抽出形成す
るためにＰＬＬ回路が用いられている。 （ｃ） 従来技術と問題点 通常フロッピディスク等における入力データ形式は第１
図（ａ）（ｂ）（ｅ）に示すように、各データの前後に
は、前部の継目フィールド（ＧＡＰ）に続くデータの頭
出し部分として同期フィールド（ＳＹＮ）が構成されて
いる。ＳＹＮは例えば４８ビツトの００連続が記録され
ており、後述するデータビットを全く含まない同期ビッ
トだけの領域である。後続の情報フィールド（ＤＡＴＡ
）は同期ビットとデータビットで構成されている。ＤＡ
’ｌ”ＡＩ′１ＳＹＮに比較してデータビットが最大に
挿入されるオール１のとき２倍の周波数となる。尚アド
レスマークは、続く信号がデータフィールドであること
を標示する特殊なパターンを持った信号である。従って
入力データによって同期クロック信号を抽出形成するに
際してはＤＡＴＡに先行するＳＹＮでＰＬＬ回路を同期
ロックに引込むように動作させ、ＰＬＬ回路が一旦ロツ
クすれば同一の繰返し周波数で後述する同期ビットとそ
の中間のデータピッＩｆ含むＤ Ａ Ｔ Ａによつ”で
同期保持を続けるよう作動し、Ｄ Ａ ’ｌ” Ａが続
く同同期ピット＋データビット即ら同期ビットの２倍の
周波数に同期したクロック信号が絶えずＰＬＬ回路の出
力からａｔられる。ＰＬＬＮ路に入力される１）ＡＴＡ
におけるデータビットの位相がくずれても、ＰＬＬ１路
のロックレンジ内であれば同期したクロックは脱れるこ
となく再生する。ＰＬＬ回路への入力データは繰返し周
期が一定の同期ピントと情報の内容に従って変化するデ
ータビットによ）構成されているので前述の２倍の周波
数は兇に不定の歯抜けがあり、歯抜けの位代ではＰＬＬ
回路を構成する１ｕ、圧制御発振器（ＶＣＯ）が位相比
町友で入力される直前の１ｔｌｌＪ ？ａｌｌ亀圧が電
圧ま＼保持されていて、その亀ＦＥに対応する周波数を
保って発振即ち同期を保持する。フロッピディスク等に
おける入力データ形式は読出しを開始する位＋ｙｊから
予め同期信号が得られず、人力データの任意位１面から
読出しを開始するので通ＮＰＬＬ回路はＳＹＮを検出し
て同期動作を開始しＤＡＴＡが読始める迄に同期動作を
終る必要がある。そしてこのため県−の機能だけではＳ
ＹＮからＤＡＴＡにかけて完全な同期動作が得られない
ので従来より複数の機能を組合せ例えばカウンタリセッ
ト方式によるデジタルＰＬＬ（ＣＴｒｔ ＰＬＬ）、周
波数位相１、を蚊器（Ｆ’ＰＣ）および位相比較器（ｐ
ｃ）を順次切換えて再生同期クロック信号（ＰＣＬＫ
）を得るように構成されている。 第２図は従来におけるＰＬＬ回路のブロック図を示す。 図において１は基準発振器例えば水晶発振器（Ｘ−Ｏ８
Ｃ）、２はカウンタリセット方式による位…同期ａ （
ＣＴＲＰＩ、Ｉ、）、３は周波数位相比幀器（ＦＰＣ）
、４は位相比較器（ＰＣ）、５はチマージボンブ（ＣＰ
）、６は低域Ｐ波器（ＬＰ’Ｆ）。 ７は電圧制御発振器（ＶＣＯ）、８は分周器、９は同期
パターン検出器および１０は選択器（Ｍ Ｐ Ｘ）であ
る。Ｃ，ＴＲＰＬＬ２はＶＣＯ７等のアナログ回路を含
まず、モノステープルマルチパイプレータ（ＭＭ）、
フリップフロップ（ＦＦ）およびその他の論理回路よ
り構成される位相比較器であり、他の方式と比較して異
常ロックを起さない’ｌ’＆徴を持ちＳＹＮ領吠のよう
に規則的な信号には好適であるがジッタには弱いのでＤ
ＡＴＡ領域のように不規則な信号の読取りには向かない
ｎＸ０８ｃ１の発振周波数を予想されるＲＣＬＫの周波
数に相互に整数比値に設定し、入力データ（ＲＤ Ａ
’ｒ Ａ この場合はＳＹＮおよびＤＡＴＡ領域の信号
を指す）のＳＹＮ信号との同期ロックを容易にして早い
同期応答速度が得られる℃う構成され、ＦＰＣ３および
ＰＣ４が作動し難い領域をカバーして同期信号を送出す
る。 ＦＰＣ３は後述するＰＣ３の持つ位相比！ＩＩ能の他局
波数比較機能を備え同期範囲が広い利点を持ち、ＣＰ５
．ＬＰＦ６．ＶＣＯおｊび分周器８からなる饋還ループ
によりＰＬＬ回路を構成する。 ＲＤＡＴＡに対しＶＣＯ７の分周器８にょる１／ｎ分周
信号の位相遅れ信号Ｕおよび位相進み信号りの他、ＲＤ
ＡＴＡの周波数過多と不足および歯抜けに対してそれぞ
れ位相遅れ信号Ｕと進み信号りを送出し、後続するＣＦ
２ではイネーブル端子に１１１′が入力された作動状態
において遅れ信号（Ｊおよび進み信号りに比例した電圧
に変換されＬＰＦ６により高周波成分を除かれてＶＣＯ
７の制御端子に加えられる。ＬＰＦ６は併せて積分作用
を持つ。 ＶＣＯ７は位相差に比例したＣＦ２からの制御信Ｍ ニ
Ｊ： ツＹ−Ｆ Ｐ Ｃ３）両人カｆＬＩＤＡＴＡ、Ｖ
ＣＯ発撮周波数×１／ｎの周波数および位相差が縮って
位相が一致する方向へ制御されるのでＲＤＡＴＡ中のＳ
ＹＮにおける同期ビットに適し、ＤＡＴＡ領域の歯状は
信号には不適である。Ｐｃ４は位相比較機能を備え、Ｆ
ＰＣ３と同様Ｃ’Ｐ５． ＬＰＦ’６．ＶＣＯおよび分
周器８からなる饋還ループによりＰＬＬ回路を構成する
。ＣＦ２のイネーブル端子にｓｌ“が入力されて作動状
態となったときＬＰＦ６経由ＶＣＯ’１作Ｍせしめ、Ｖ
ＣＯ７１ｔ’１ＦＰＣ４（Ｄ両人カ信号ＲＤＡＴＡ、Ｖ
ＣＯ発振周波数Ｘ ２／ｎの周波数における位相差が縮
まって位相が一致する方向へ制御される。ＰＣ，４はＦ
’ＰＣ３と比較して周波数差の識別機能はなく同期私曲
は±１８００と狭いが近接する位号に同期する特徴を有
し、士ｉｓｏ’以上の位相差およびＲＤ Ａ ’ｒ Ａ
のＤＡＴＡ領域信号のように歯状けの信号には無判定と
なる。歯状は部分につｂて１はＬＰＦ３の拮分子′Ｆ用
により電圧を保持し１１ ＣＬ Ｉ（を欠けることなく
送出する。このようにＲＤＡＴＡ中７）ＳＹＮ領域信号
に最も適したＣＴＲＰＣ２、次に周波数識別機能を備え
たＦＰＣ３、同期範囲は狭いがジッタが多いあるいし上
歯状は等不規則な４８号に祷したＰｃ４があるｎ 一方同１υｊパターン検出’！４Ｗ ９は第３３図に示
すＪ −ＫＦＦｌｌ、Ｉ）−ＦＦＩ２．ｎ進計数器１３
１語数タイ−ｖ１４：Ｆ、−よＵＥＮＯＲよりなり、Ｒ
ＤＡＴＡ中にあるＳＹＮ領域の同期ビットが予定するＲ
ＣＬＫの２倍の周１１Ｉを持ち且連続する性１−ｑを利
用してＳＹＮ領域の同期ビットを検出ｉ〜、予めぼり定
した連続回数だけ同期ビットをｎ回例えば８回計数する
毎に８同期ビットを獣位とした計数タイマ１４を作動さ
せて２＋６４図（ａ）〜（ｄ）に示す同期パターン検出
器８のタイムチャート、のように選択（ｉ号ＥＩ、Ｅ２
．Ｅ８’（ｉ＝ 送出１．てＣＦ２およびＭＰＸＩＯを
イネーブルおよび選択作動せしめる。従って最もＩＮＤ
ＡＴＡのＤＡＴＡ領域における不規則なデータに適して
はいるが例えば磁気記録体の回転速度あるいは磁気ヘッ
ドに異常があって、ＳＹＮ領域の読出しに際して同期ビ
ットの周波数および位相に変動があって希望する周波数
以外にも同期していわゆる異常ロックを起し易いＰｃ４
を第４図（ｅ）に示す分担領域のようにＥ！信号部分に
、ＳＹＮ領域の同期ビット例えば４８ビツト中例えば８
〜４０ビツトの信号り部分にＦ’ＰＣ３を対応させ、Ｓ
ＹＮをさがすための領域にＣＴＲＰＬＬ２を対応させて
、同期パターン検出器９による選択信号によりＣＴＲＰ
ＬＬ２、ＦＰＣ３およびＰｃ４の順に作動せしめＲＣＬ
Ｋを得ていた。従来の仁の順序選択する方法は、何らか
の原因でＳＹＮ領域が短ががったりすると同期の引込み
に失敗して正しい同期のＲＣＬＫが得られない場合が存
在する。理由としてはＳＹＮ領域の同期ビットを探すた
めに一定時間同期ビット１ｏ“パターンが連続すること
を条件に使っているため、その分だけ同期引込みに使う
ビット数が減って了うからである。 （ｄ） 発明の目的 本発ｒＨＨの目的はこの欠点を除去するため回路構成ｉ
ｔ ｔｉｔじであるがＳＹＮ領域の同期ビットを探すと
き＋Ｃｉｔ：カウンタリセット方式による位相同期器（
ＣＴＦｔ ＰＬＬ）を１史うが同時に並行して周波数位
相１を較′−！：Ｇ（ＦＰＣ）を作１１ｉ１ノさせて入
カイ、１号のＳＹＮ領域が発児されて従来の切換時点迄
に電圧発４辰器（ＶＣＯ）を含むＥ”ＰＣの同期ｉ１＋
作を完成させておき、ＦＰＣに１１！つたＶ ＣＯ全そ
のま＼引続いで従来の切換時点ではＦ’ Ｐ Ｃに切換
えることなく同期分担を位相比較器ＰＣに切換えると共
に回１用出力信号（ＲＣＬ Ｋ）もＰＣに引継がれたＶ
ＣＯを利用する。 そしてｌ） Ｃに切換えてＦＰＣで中継する無駄な時間
を省略し同ｊｌＪＪ能力の高いＰＣに分担させ、Ｆ’Ｐ
Ｃの周波Ｗｉ Ｑｊ別能力は先行させて制御したｖＣＯ
によって得る手段を提供しようとするものである。 （ｅ） 発明の構成 そ
【７てこの目的は人力信号と人力信号と同一または整
数倍の周波数を持つ基準発振器出力信号を比較するカウ
ンタリセット法による第１の位相比較手段、該入力信号
と電圧制御発振器の１／ｎ分周出力信号を比較する第２
の周波数位相比較手段、該入力信号と該電圧制御発振器
のμ分周出力信号を比較する第３の位相比較手段および
該入力信号の同明導入部分における同期パターンを検出
する手段によυ予め設定した同期パターンの計数位置に
おいて選択信号を送出し、第３の位相比較手段を該電圧
制御発振器に結合し且第３位相比較手段による同期信号
を選択して、同期パターンをさがすときは選択信号を停
止して第１位相比較手段による同期信号を選択すると共
に第２の周波数位相比較手段を第３位相比較手段に代え
て該電圧制御発振器と結合して待機させる手段を備えて
なり、入力信号の中からデータに先行する同期パターン
を検出し選択信号が得られる迄は第１位相比較手段の出
力信号を同期信号として選択出力しつ＼第２周波数位相
比較手段は入力信号により該電圧制御発振器を周波数位
相制御して準備せしめ、選択信号の立Ｆりによって第３
位相比較手段に該電圧制稙１発据器を切換えてづ口１ｔ
ぐと同ｎｙに、出力すめ同期信号も？Ａ Ｉ位相比較手
段に切換えることを特徴とするＰＬＬ回路を提供するこ
とによって達成することが出来る。 （ｆ）発明の実槍例 以下本発明の一実施例について＋ｉ＋ ｒ＊ｒを参照し
つ′＞説明する。第５図に本発明の一実施例におけるＩ
’ＬＬ回路によるブロック図を示す。 図において１は基準発掘器（Ｘ−ＯＳ Ｃ）、 ２はカ
ウンタ方式による位相同期器（ＣＴＲＰＬＬ）、３は周
波数位相比較器（ＦＰＣ）、４は位相比較器（ＰＣ）、
５はチャージポンプ（ＰＣ）、６は低域Ｐ波器（ＶＣＯ
）、８は分周器、９は同期パターン検出器。 】Ｏは選択器（Ｍ Ｐ Ｘ）およびＩＮＶは否定回路で
ある。第５図に示す構成部材中ｐｒｆ、２図と同一符号
を持つ１．ＮＶを除く構成部材は従来と同様の機能を備
えている。また従来における同期パターン検出器８と四
能に変りないが選択信号Ｅ、、Ｅ、およびＥｌの内Ｅｌ
、Ｂ、は利用せずＩｓのみによυ且選択信号Ｅ８による
制御対象が第６図（ａ）〜（ｅ）に示す同期パターン検
出器８のタイムチャートおよび同期分担の対象のように
従来と七′４つている。 え、４０ビット目即ちＤＡＴＡ領域の８ビツト前でＰＣ
に切換えたが本発明においては、同期パターン検出器８
が識別信号Ｅ８を出力しない期間ＩＮＶによってＦＰＣ
３に続（ＣＰ５がイネーブルされているので、ＭＰＸＩ
ＯでＡ端子が選択されてＣＴＲＰＬＬ２の出力信号をＲ
ＣＬＫとしているＲＤＡＴＡのＧＡＰＶｉ域からＳＹＮ
領域の同期ビット例えば４８ビツト中の８ピツ）ｔでの
ＣＴＲＰＬＬ２の作動に並行してＦＰＣ３を作動せしめ
同期ビットが入力され始めたときＶＣＯ７の発振周波数
を分局器８経由の信号周波数と＼ではｆ／２で同期引込
みにより周波数制御をしておき、同期ビット８ビツト目
の切換時点ではＶＣＯ７としては同一周波数となるよう
分周器８経由ＦＰＣ３の２倍周波数こ＼ではｆと一つお
きに同期比較能力を持つＰＣ４に引継ぎ、引続きＲＩＪ
Ａ Ｔ ＡがＤＡＴＡ領域に転換して同期ビットの繰
返しはそのま＼であるがその間にデータビットが挿入さ
れて同期ビット子データビットと々υ同期ビットの２倍
周波数で歯抜けのある状態にも適応出来るＰＣ４をＲＩ
） Ａ ｉ’ Ａの入力される間同期動作を主務分担さ
せる。 （ｇ） 発明の詳細 な説明したように本発明によれば従来の回路のようにＣ
ＴＲＰＬＬ、ＦＰＣ，ＰＣに切換えて、ＰＬＬを完成す
るのに比較して同期能力の高いＰＣを早目に作動させ、
ＦＰＣの周波数識別能力はそれ以前のｖＣＯは利用しな
いが早いタイミングにも・いてＶＣＯを同期に引込んで
、ｖＣＯの発振周波数として利用することにより従来よ
り同期引込が確実で異格ロックの少いフェーズ・ロック
・ループ（Ｐ Ｌ Ｌ）回路を提供することが出来るの
で有用である。
数倍の周波数を持つ基準発振器出力信号を比較するカウ
ンタリセット法による第１の位相比較手段、該入力信号
と電圧制御発振器の１／ｎ分周出力信号を比較する第２
の周波数位相比較手段、該入力信号と該電圧制御発振器
のμ分周出力信号を比較する第３の位相比較手段および
該入力信号の同明導入部分における同期パターンを検出
する手段によυ予め設定した同期パターンの計数位置に
おいて選択信号を送出し、第３の位相比較手段を該電圧
制御発振器に結合し且第３位相比較手段による同期信号
を選択して、同期パターンをさがすときは選択信号を停
止して第１位相比較手段による同期信号を選択すると共
に第２の周波数位相比較手段を第３位相比較手段に代え
て該電圧制御発振器と結合して待機させる手段を備えて
なり、入力信号の中からデータに先行する同期パターン
を検出し選択信号が得られる迄は第１位相比較手段の出
力信号を同期信号として選択出力しつ＼第２周波数位相
比較手段は入力信号により該電圧制御発振器を周波数位
相制御して準備せしめ、選択信号の立Ｆりによって第３
位相比較手段に該電圧制稙１発据器を切換えてづ口１ｔ
ぐと同ｎｙに、出力すめ同期信号も？Ａ Ｉ位相比較手
段に切換えることを特徴とするＰＬＬ回路を提供するこ
とによって達成することが出来る。 （ｆ）発明の実槍例 以下本発明の一実施例について＋ｉ＋ ｒ＊ｒを参照し
つ′＞説明する。第５図に本発明の一実施例におけるＩ
’ＬＬ回路によるブロック図を示す。 図において１は基準発掘器（Ｘ−ＯＳ Ｃ）、 ２はカ
ウンタ方式による位相同期器（ＣＴＲＰＬＬ）、３は周
波数位相比較器（ＦＰＣ）、４は位相比較器（ＰＣ）、
５はチャージポンプ（ＰＣ）、６は低域Ｐ波器（ＶＣＯ
）、８は分周器、９は同期パターン検出器。 】Ｏは選択器（Ｍ Ｐ Ｘ）およびＩＮＶは否定回路で
ある。第５図に示す構成部材中ｐｒｆ、２図と同一符号
を持つ１．ＮＶを除く構成部材は従来と同様の機能を備
えている。また従来における同期パターン検出器８と四
能に変りないが選択信号Ｅ、、Ｅ、およびＥｌの内Ｅｌ
、Ｂ、は利用せずＩｓのみによυ且選択信号Ｅ８による
制御対象が第６図（ａ）〜（ｅ）に示す同期パターン検
出器８のタイムチャートおよび同期分担の対象のように
従来と七′４つている。 え、４０ビット目即ちＤＡＴＡ領域の８ビツト前でＰＣ
に切換えたが本発明においては、同期パターン検出器８
が識別信号Ｅ８を出力しない期間ＩＮＶによってＦＰＣ
３に続（ＣＰ５がイネーブルされているので、ＭＰＸＩ
ＯでＡ端子が選択されてＣＴＲＰＬＬ２の出力信号をＲ
ＣＬＫとしているＲＤＡＴＡのＧＡＰＶｉ域からＳＹＮ
領域の同期ビット例えば４８ビツト中の８ピツ）ｔでの
ＣＴＲＰＬＬ２の作動に並行してＦＰＣ３を作動せしめ
同期ビットが入力され始めたときＶＣＯ７の発振周波数
を分局器８経由の信号周波数と＼ではｆ／２で同期引込
みにより周波数制御をしておき、同期ビット８ビツト目
の切換時点ではＶＣＯ７としては同一周波数となるよう
分周器８経由ＦＰＣ３の２倍周波数こ＼ではｆと一つお
きに同期比較能力を持つＰＣ４に引継ぎ、引続きＲＩＪ
Ａ Ｔ ＡがＤＡＴＡ領域に転換して同期ビットの繰
返しはそのま＼であるがその間にデータビットが挿入さ
れて同期ビット子データビットと々υ同期ビットの２倍
周波数で歯抜けのある状態にも適応出来るＰＣ４をＲＩ
） Ａ ｉ’ Ａの入力される間同期動作を主務分担さ
せる。 （ｇ） 発明の詳細 な説明したように本発明によれば従来の回路のようにＣ
ＴＲＰＬＬ、ＦＰＣ，ＰＣに切換えて、ＰＬＬを完成す
るのに比較して同期能力の高いＰＣを早目に作動させ、
ＦＰＣの周波数識別能力はそれ以前のｖＣＯは利用しな
いが早いタイミングにも・いてＶＣＯを同期に引込んで
、ｖＣＯの発振周波数として利用することにより従来よ
り同期引込が確実で異格ロックの少いフェーズ・ロック
・ループ（Ｐ Ｌ Ｌ）回路を提供することが出来るの
で有用である。
第１図（ａ）〜（ｃ）は従来および本発明の一実施例に
おける入力データの説明図、第２図は従来におけるＰＬ
Ｌ回路のブロック図、第３図は同期パターン検出器の結
線図、第４図（ａ）〜（ｅ）は従来におけるＰＬＬ回路
の同期パターン検出器のタイムチャート、第５図は本発
明の一実施例におけるＰＬＬ回路のブロック図および第
６図（ａ）〜（ｃ）は本発明の一実施例におけるＰＬＬ
回路の同期パターン検出器のタイムチャートである。 図において１は基準発掘器、２はカウンタ方式による位
相同期器、３は周波数位相比較器、４は位相比較器、５
はチャージポンプ、６は低域ｒ波器、７は電圧制御発振
器、８は分周器、９は同期パターン検出器、１０は選択
器およびＩＮＶは否定回路である。 第２図
おける入力データの説明図、第２図は従来におけるＰＬ
Ｌ回路のブロック図、第３図は同期パターン検出器の結
線図、第４図（ａ）〜（ｅ）は従来におけるＰＬＬ回路
の同期パターン検出器のタイムチャート、第５図は本発
明の一実施例におけるＰＬＬ回路のブロック図および第
６図（ａ）〜（ｃ）は本発明の一実施例におけるＰＬＬ
回路の同期パターン検出器のタイムチャートである。 図において１は基準発掘器、２はカウンタ方式による位
相同期器、３は周波数位相比較器、４は位相比較器、５
はチャージポンプ、６は低域ｒ波器、７は電圧制御発振
器、８は分周器、９は同期パターン検出器、１０は選択
器およびＩＮＶは否定回路である。 第２図
Claims (1)
- 入力信号とＩｌ治ｑηゲ同一または整数倍の発振周波数
を持つ基準発振器出力信号を比較するカウンタリセット
法による第１の位相比較手段、該入力信号と電圧制御発
振器の１／ｎ分周出力信号を比較する第２の周波数位相
比較手段、該入力信号と該電圧制御発振器のシ４分周出
力信号を比較する第３の位相比較手段および該入力信号
の同期導入部１分における同期パターンを検出する手段
により予め設定した同期パターンの計数位置において選
択信号を送出し、第３の位相比較手段を該電圧制御発振
器に結合し且第３位相比較手段による同期信号を選択し
て、入力信号が欠除するときは選択信号を停止して第１
位相比較手段による同期信号を選択すると共に第２の周
波数位相比較手段を第３位相比較手段に代えて該電圧制
御発振器と結合して待機させる手段管備えてなり、被復
調信号部に先行する同期パターンを検出し１′Ｉ＆択信
号が得られる迄は第１位相比較手段の出カイへ号令同期
信号として選択出力しつ＼第２周波数（Ｉｒ相比較十段
は入力（ｉＪ号により該′電圧制御発振器を周波数位相
制御して準備ぜしめ、選択信号の立上りによって第３位
相比較手段に線電圧制御発振器を切換えて引継ぐと同時
に、出力する同期信号もＵＴｙ を位相比較手段より第
３位相比較手段に切換えるξとを特徴とするフェーズ・
ロック・ループ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57133105A JPS5923926A (ja) | 1982-07-30 | 1982-07-30 | フエ−ズ・ロツク・ル−プ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57133105A JPS5923926A (ja) | 1982-07-30 | 1982-07-30 | フエ−ズ・ロツク・ル−プ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5923926A true JPS5923926A (ja) | 1984-02-07 |
| JPH0324818B2 JPH0324818B2 (ja) | 1991-04-04 |
Family
ID=15096927
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57133105A Granted JPS5923926A (ja) | 1982-07-30 | 1982-07-30 | フエ−ズ・ロツク・ル−プ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5923926A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63204819A (ja) * | 1987-02-19 | 1988-08-24 | Fujitsu Ltd | 同期方式 |
| JPH01223823A (ja) * | 1988-03-03 | 1989-09-06 | Nec Corp | 位相同期発振回路 |
| JPH01293718A (ja) * | 1988-05-20 | 1989-11-27 | Hitachi Ltd | 位相同期回路 |
| JPH0290811A (ja) * | 1988-09-28 | 1990-03-30 | Fujitsu Ltd | 周波数位相同期回路 |
| JPH03270411A (ja) * | 1990-03-20 | 1991-12-02 | Sharp Corp | デジタルフェーズロックドループ装置 |
| JPH04507333A (ja) * | 1989-07-24 | 1992-12-17 | モトローラ・インコーポレイテッド | 位相検波器 |
| US6542039B1 (en) | 1999-03-29 | 2003-04-01 | Matsushita Electric Industrial Co., Ltd. | Phase-locked loop apparatus and method |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55134544A (en) * | 1979-04-05 | 1980-10-20 | Fujitsu Ltd | Phase-synchronous oscillator |
| JPS5648726A (en) * | 1979-09-28 | 1981-05-02 | Hitachi Ltd | Phase locked loop circuit |
-
1982
- 1982-07-30 JP JP57133105A patent/JPS5923926A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US6542039B1 (en) | 1999-03-29 | 2003-04-01 | Matsushita Electric Industrial Co., Ltd. | Phase-locked loop apparatus and method |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0324818B2 (ja) | 1991-04-04 |
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