JPH0221724A - 位相同期回路 - Google Patents
位相同期回路Info
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- JPH0221724A JPH0221724A JP63171613A JP17161388A JPH0221724A JP H0221724 A JPH0221724 A JP H0221724A JP 63171613 A JP63171613 A JP 63171613A JP 17161388 A JP17161388 A JP 17161388A JP H0221724 A JPH0221724 A JP H0221724A
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分！！７１
本発明は、位相同期回路に係り、特に磁気ディスク装置
のデータの読み出しに用いられるデータセパレート用位
相同期回路に関する。
のデータの読み出しに用いられるデータセパレート用位
相同期回路に関する。
［従来の技術］
磁気ディスク等のシステムでは、磁気媒体から読み出さ
れた信号をデータとクロックとに弁別する心安かある。
れた信号をデータとクロックとに弁別する心安かある。
この弁別の為に必要な同期クロ・ンク信号を生成する部
分が位相同期回路である。
分が位相同期回路である。
第７図に位相回期回路のクロ・νりｌＡを示す。位相同
期回路は、位相比較器１、チャージポンプ２、ループフ
ィルタ３、電圧制御発振器（Ｖｏ ｌ ｔａｇｅＣｏｎ
ｔｒｏｌｌｅｄ Ｏｓｃ口Ｉａｔ、ｏｒ、以下ＶＣＯと
略す）４から構成される。位相比較器ｌは磁気媒体から
の読み出し信号１１とＶＣＯ４か出力するＶＣＯクロッ
ク１２の位相を比較し、読み出し信号１１の位相かｖＣ
Ｏクロック１２の位相より進んでいる場合はその時間た
けＩＮＣ信号１３を出力し、逆にＶＣｏクロック１２よ
り遅れている場合はその時間たけＤＥＣ信号１４を出力
する。チャージポンプ２はこのＩＮＣ信号１３およびＤ
ＥＣ信号１４を受け、ＩＮＣ信号１３か入力された時間
たけループフィルタ３に対しチャージ動作を行ないＤＥ
Ｃ信号１４が入力された時間たけループフィルタ３に対
しディスチャージ動作を行なう。ループフィルタ３は、
このチャージ、ディスチャージ動作を積分して■ＣＯ制
御重圧１６を生成する。
期回路は、位相比較器１、チャージポンプ２、ループフ
ィルタ３、電圧制御発振器（Ｖｏ ｌ ｔａｇｅＣｏｎ
ｔｒｏｌｌｅｄ Ｏｓｃ口Ｉａｔ、ｏｒ、以下ＶＣＯと
略す）４から構成される。位相比較器ｌは磁気媒体から
の読み出し信号１１とＶＣＯ４か出力するＶＣＯクロッ
ク１２の位相を比較し、読み出し信号１１の位相かｖＣ
Ｏクロック１２の位相より進んでいる場合はその時間た
けＩＮＣ信号１３を出力し、逆にＶＣｏクロック１２よ
り遅れている場合はその時間たけＤＥＣ信号１４を出力
する。チャージポンプ２はこのＩＮＣ信号１３およびＤ
ＥＣ信号１４を受け、ＩＮＣ信号１３か入力された時間
たけループフィルタ３に対しチャージ動作を行ないＤＥ
Ｃ信号１４が入力された時間たけループフィルタ３に対
しディスチャージ動作を行なう。ループフィルタ３は、
このチャージ、ディスチャージ動作を積分して■ＣＯ制
御重圧１６を生成する。
ＶＣＯ４はｖＣＯ制御電圧１６に対応した周波数のｖＣ
Ｏクロック１２を出力する。このように位相同期回路か
動作してＶＣＯクロック１２の位相を読み出しデータ１
１の位相に一致させる。
Ｏクロック１２を出力する。このように位相同期回路か
動作してＶＣＯクロック１２の位相を読み出しデータ１
１の位相に一致させる。
第８図に、「最新フロッピーディスク装置とその応用ノ
ウハウＪＣＱ出版社（１９８４）第１６４頁に述べられ
ているような位相同期回路の一般的な回路構成を示す。
ウハウＪＣＱ出版社（１９８４）第１６４頁に述べられ
ているような位相同期回路の一般的な回路構成を示す。
位相比較器ｌはクリア槻能伺きＤ型フリップフロップ（
以下ＤＦＦと略す）２３および２４、ＮＡＮＤゲート２
５から構成される。
以下ＤＦＦと略す）２３および２４、ＮＡＮＤゲート２
５から構成される。
チャージポンプ２ば、チャージ電Ｉｉ源２１、テイスチ
ャーシ電流源２２、チャージ電流オン・オフ用スイッチ
ＳＷ１およびディスチャージ゛屯流オン・オフ用スイッ
チＳ２からなる。また、ループフィルタ３は抵抗Ｒ１お
よびコンデンサＣＩ、Ｃ２からなる。
ャーシ電流源２２、チャージ電流オン・オフ用スイッチ
ＳＷ１およびディスチャージ゛屯流オン・オフ用スイッ
チＳ２からなる。また、ループフィルタ３は抵抗Ｒ１お
よびコンデンサＣＩ、Ｃ２からなる。
今、読み出し信号１１の位相かＶＣＯクロック１２の位
相より進んでいるとすると、まず読み出しデータ１１の
立ち上かりエツジてＤＦＦ２３のＱ出力であるＩＮＣ信
号１３かアサートされ、チャージポンプ２はスイッチＳ
ＷＩを閉してチャージ電流源２１によりループフィルタ
３にチャージを行なう。その後、■ＣＯクロック１２の
立ち上かりエツジかＤＦＦ２４に入力されると、ＤＥＣ
信号１４かアサートされるか、同時にＮＡＮＤゲー１〜
２５の出力か（低）となっ−Ｃ，ＤＦＦ２３゜２４かク
リアされ、直ちにＩＮＣ信号１３、ＤＥＣ信−３１４と
もＬ”になる。その結東、読み出し信号１１とｖＣＯク
ロック１２の位相差に対応する時間たけ、スイッチＳＷ
ｌが閉じてループフィルタ３のチャージを行なう。逆の
場合も同様に、ＶＣＯクロック１２と読み出し信号１１
の位相差に対応する時間だけ、スイッチＳＷ２か閉じて
ディスチャージを行なう。
相より進んでいるとすると、まず読み出しデータ１１の
立ち上かりエツジてＤＦＦ２３のＱ出力であるＩＮＣ信
号１３かアサートされ、チャージポンプ２はスイッチＳ
ＷＩを閉してチャージ電流源２１によりループフィルタ
３にチャージを行なう。その後、■ＣＯクロック１２の
立ち上かりエツジかＤＦＦ２４に入力されると、ＤＥＣ
信号１４かアサートされるか、同時にＮＡＮＤゲー１〜
２５の出力か（低）となっ−Ｃ，ＤＦＦ２３゜２４かク
リアされ、直ちにＩＮＣ信号１３、ＤＥＣ信−３１４と
もＬ”になる。その結東、読み出し信号１１とｖＣＯク
ロック１２の位相差に対応する時間たけ、スイッチＳＷ
ｌが閉じてループフィルタ３のチャージを行なう。逆の
場合も同様に、ＶＣＯクロック１２と読み出し信号１１
の位相差に対応する時間だけ、スイッチＳＷ２か閉じて
ディスチャージを行なう。
［発明か解決しようとする課８１
上記従来技術では、位相同期回路か位相引き込みを完了
し読み出し信号１１とｖＣＯクロック１２の位相かほぼ
一致した状態では、位相比較器の出力パルス幅はほぼ零
に等しくなる。しかし、チャージポンプの′直流オン・
オフ用スイッチＳＷＩ、ＳＷ２のスイッチングスピード
には限界かあり、あるパルス幅ｔｂ以下の入力に対して
は応答てきない。この現象を第９図に示す。
し読み出し信号１１とｖＣＯクロック１２の位相かほぼ
一致した状態では、位相比較器の出力パルス幅はほぼ零
に等しくなる。しかし、チャージポンプの′直流オン・
オフ用スイッチＳＷＩ、ＳＷ２のスイッチングスピード
には限界かあり、あるパルス幅ｔｂ以下の入力に対して
は応答てきない。この現象を第９図に示す。
第９図のグラフにおいて、横軸は読み出しデータ１１と
ｖＣＯクロックの位相差であり、縦軸はチャージポンプ
の出力となるチャージ電荷量およびディスチャージ電荷
量である。理想的な線形応答てはグラフは原点を通る直
線となるか実際には同図に示すように上記原因のため、
位相差か零付近では出力電荷量か零になってしまう。こ
の状態では、位相回期回路はフィードバック制御か働か
ず、開ループ状態となり、系の安定性を低ドさせる。こ
れは、システムのジッダ等の原因となり、性能劣化につ
ながり、特に、磁気ディスク装置の転送レートの高速化
において支障となる。
ｖＣＯクロックの位相差であり、縦軸はチャージポンプ
の出力となるチャージ電荷量およびディスチャージ電荷
量である。理想的な線形応答てはグラフは原点を通る直
線となるか実際には同図に示すように上記原因のため、
位相差か零付近では出力電荷量か零になってしまう。こ
の状態では、位相回期回路はフィードバック制御か働か
ず、開ループ状態となり、系の安定性を低ドさせる。こ
れは、システムのジッダ等の原因となり、性能劣化につ
ながり、特に、磁気ディスク装置の転送レートの高速化
において支障となる。
本発明の目的は位相差が零付近ての位相同期回路の開ル
ープ状態をなくシ、システムの性能劣化を防ぐことにあ
る。
ープ状態をなくシ、システムの性能劣化を防ぐことにあ
る。
【課題を解決するための手段１
本発明の位相同期回路は、外部入力信号と発振信号との
位相差を検出し、該検出後にリセットされる位相比較器
と、該位相比較器の出力信号に従って電流の流出および
流入を行うチャージポンプと、該チャージポンプの出力
電流を平滑化した制御電圧を生成するループフィルタと
、該ループフィルタの出力により周波数か制御される前
記発振信号を出力する電圧制御発振器とを備えた位相同
期回路において、前記位相比較器のリセットのタイミン
グを少なくとも一定時間たけ遅延させるリセットタイミ
ング制御手段を設けたことを特徴とするものである。
位相差を検出し、該検出後にリセットされる位相比較器
と、該位相比較器の出力信号に従って電流の流出および
流入を行うチャージポンプと、該チャージポンプの出力
電流を平滑化した制御電圧を生成するループフィルタと
、該ループフィルタの出力により周波数か制御される前
記発振信号を出力する電圧制御発振器とを備えた位相同
期回路において、前記位相比較器のリセットのタイミン
グを少なくとも一定時間たけ遅延させるリセットタイミ
ング制御手段を設けたことを特徴とするものである。
また１本発明の位相同期回路は、他の見地によれば、外
部入力信号と電圧制御発振器の発振出力とを比較して両
信号の位相差を表わす第１および第２信号を出力する位
相比較器と、Ｌ記第１および第２信号によりそれぞれオ
ンオ）制御されるチャージ電流切換スイッチおよびディ
スチャージ電流切換スイッチを含むチャージポンプと、
該チャージポンプの出力電流を平滑化した電圧により前
記電圧制御発振器の発振周波数を制御する位相同期回路
において、前記第１および第２出力信号か共に発生した
あと前記位相比較器をリセットするタイミングを、前記
各電流切換スイッチの応答可能な一定時間以り遅延させ
るリセットタイミング制御手段を設けたことを特徴とす
るものである。
部入力信号と電圧制御発振器の発振出力とを比較して両
信号の位相差を表わす第１および第２信号を出力する位
相比較器と、Ｌ記第１および第２信号によりそれぞれオ
ンオ）制御されるチャージ電流切換スイッチおよびディ
スチャージ電流切換スイッチを含むチャージポンプと、
該チャージポンプの出力電流を平滑化した電圧により前
記電圧制御発振器の発振周波数を制御する位相同期回路
において、前記第１および第２出力信号か共に発生した
あと前記位相比較器をリセットするタイミングを、前記
各電流切換スイッチの応答可能な一定時間以り遅延させ
るリセットタイミング制御手段を設けたことを特徴とす
るものである。
＋ｉｉｊ記リセッすタイミンク制御ｒ没は、前記位相比
較器をリセットするための信号を前記一定時間以上遅延
させる遅延線、あるいは、ゲートバウファて構成するこ
とかできる。
較器をリセットするための信号を前記一定時間以上遅延
させる遅延線、あるいは、ゲートバウファて構成するこ
とかできる。
また、前記リセ・ソトタイミジグ制御手段は、前記位相
比較器の第１および第２出力信号か共に発生したあと少
なくとも上記発振信号の半周期の時間経過後に前記位相
比較器をリセットするものとすることもできる。
比較器の第１および第２出力信号か共に発生したあと少
なくとも上記発振信号の半周期の時間経過後に前記位相
比較器をリセットするものとすることもできる。
本発明による位相同期回路におけるチャージポンプ制御
方法は、外部人力信号と電圧制御発振器の発振出力とを
比較して両信号の位相差を表わす第１および第２信号を
出力する位相比較器と、Ｌ記第１および第２信号により
それぞれオンオフ制御されるチャージ電流切換スイッチ
およびディスチャージ電流切換スイッチを含むチャージ
ポンプとを備え、該チャージポンプの出力電流を平滑化
した電圧により前記電圧制御発振器の発振周波数か制御
される位相同期回路において、前記チャージポンプの両
電流切換スイッチを制御するチャージポンプ制御方法で
あって、前記位相比較器の第１および第２出力信号の発
生時間をそれぞれ一定時間以り等しく延長することによ
り、前記各電流切換スイ・ソチのオンからオフまでの時
間を少なくとも前記一定時間とすることを特徴とするも
のである。
方法は、外部人力信号と電圧制御発振器の発振出力とを
比較して両信号の位相差を表わす第１および第２信号を
出力する位相比較器と、Ｌ記第１および第２信号により
それぞれオンオフ制御されるチャージ電流切換スイッチ
およびディスチャージ電流切換スイッチを含むチャージ
ポンプとを備え、該チャージポンプの出力電流を平滑化
した電圧により前記電圧制御発振器の発振周波数か制御
される位相同期回路において、前記チャージポンプの両
電流切換スイッチを制御するチャージポンプ制御方法で
あって、前記位相比較器の第１および第２出力信号の発
生時間をそれぞれ一定時間以り等しく延長することによ
り、前記各電流切換スイ・ソチのオンからオフまでの時
間を少なくとも前記一定時間とすることを特徴とするも
のである。
［作用 ｊ
本発明は５位相同期回路における位相比較器のリセット
タイミングを制御することにより、チャージポンプの応
答可能な速度の限界を越えるような制御をなくし、ひい
ては、微小位相差に対するその不感帯を排除し、すべて
の位相差に対してチャージポンプの線形応答を実現する
ものである。そのために、前記リセットタイミング制御
手段により、位相比較器のリセットのタイミングを少な
くとも一定の時間たけ遅延させる。この一定の時間はチ
ャージポンプの応答可能な最小時間具ｌ二とする。チャ
ージポンプの出力゛電流が後段のループフィルタに作用
する時間は、そのチャージ゛上流切換スイッチおよびデ
ィスチャージ電流切換スイッチの一方のオン時点から他
方のオン時点まての時間て決まるので、両電流切換スイ
ッチのオン時間自体を等１）〈延長しても、ループフィ
ルタの電荷流入または流出量は何ら影響を受けない。
タイミングを制御することにより、チャージポンプの応
答可能な速度の限界を越えるような制御をなくし、ひい
ては、微小位相差に対するその不感帯を排除し、すべて
の位相差に対してチャージポンプの線形応答を実現する
ものである。そのために、前記リセットタイミング制御
手段により、位相比較器のリセットのタイミングを少な
くとも一定の時間たけ遅延させる。この一定の時間はチ
ャージポンプの応答可能な最小時間具ｌ二とする。チャ
ージポンプの出力゛電流が後段のループフィルタに作用
する時間は、そのチャージ゛上流切換スイッチおよびデ
ィスチャージ電流切換スイッチの一方のオン時点から他
方のオン時点まての時間て決まるので、両電流切換スイ
ッチのオン時間自体を等１）〈延長しても、ループフィ
ルタの電荷流入または流出量は何ら影響を受けない。
このように、各電流切換スイッチのオン時間を少なくと
もその応答可能な最小時間以上とすることにより、読み
出しデータとＶＣクロックの位相差か零または微小であ
っても、チャージポンプはすべての位相差に対して線形
応答可能になる。
もその応答可能な最小時間以上とすることにより、読み
出しデータとＶＣクロックの位相差か零または微小であ
っても、チャージポンプはすべての位相差に対して線形
応答可能になる。
［実施例１
以下、図面を参照しながら本発明の実施例を詳述する。
第１図は本発明による位相同期回路の概略ブロック図を
示す。同図において、位相比較器１は、位相比較用クリ
ア機能付きＤＦＦ２３゜２４およびリセットタイミング
制御手段を含むリセット回路５から構成される。チャー
ジポンプ２は、第７図の従来回路と同様、チャージ電流
源２１、ディスチャージ電流源２２、チャージ電流オン
・オフ用スイッチＳＷＩ、およびディスチャージ電流オ
ン・オフ用スイッチＳＷ２から構成される。
示す。同図において、位相比較器１は、位相比較用クリ
ア機能付きＤＦＦ２３゜２４およびリセットタイミング
制御手段を含むリセット回路５から構成される。チャー
ジポンプ２は、第７図の従来回路と同様、チャージ電流
源２１、ディスチャージ電流源２２、チャージ電流オン
・オフ用スイッチＳＷＩ、およびディスチャージ電流オ
ン・オフ用スイッチＳＷ２から構成される。
ｔ５２図は第１図に示す回路の動作タイミンク図である
。
。
同図の時点ＴＩにおいて、■ＣＯクロック１２の立ち上
かりエウシてＤＥＣ信号１４がＨ”（高）になり、続い
て時点Ｔ２において、読み出し信号１１の立ちＬかりエ
ツジでＩＮＣ信号１３か°“Ｈ”になったと゛する。リ
セットタイミング制御手段を含むリセット回路５は１時
点Ｔ２で前記ＤＥＣ信号１４とＩＮＣ信号１３とか共に
Ｈ°”になった後、一定の時間ｔ。を経て時点Ｔ３でＤ
ＦＦ２３および２４のクリア信号５１を出力する。これ
により、ＴＮＣ信号１３およびＤＥＣ信号１４はディス
エーブルされて°Ｉ Ｌ ｎになる。チャージポンプ出
力電流１５は、ディスチャージ電流としてＤＥＣ信号１
４の立ち上かりエツジからＩＮＣ信号１３のケちＬかり
エツジまでの期間発生し、ＶＣＯ４の発振周波数を低下
させようとする。ここて、前記一定時間ｔ。と前記チャ
ージポンプの応答可能な最小パルス輻時聞ｔｂの関係は
。
かりエウシてＤＥＣ信号１４がＨ”（高）になり、続い
て時点Ｔ２において、読み出し信号１１の立ちＬかりエ
ツジでＩＮＣ信号１３か°“Ｈ”になったと゛する。リ
セットタイミング制御手段を含むリセット回路５は１時
点Ｔ２で前記ＤＥＣ信号１４とＩＮＣ信号１３とか共に
Ｈ°”になった後、一定の時間ｔ。を経て時点Ｔ３でＤ
ＦＦ２３および２４のクリア信号５１を出力する。これ
により、ＴＮＣ信号１３およびＤＥＣ信号１４はディス
エーブルされて°Ｉ Ｌ ｎになる。チャージポンプ出
力電流１５は、ディスチャージ電流としてＤＥＣ信号１
４の立ち上かりエツジからＩＮＣ信号１３のケちＬかり
エツジまでの期間発生し、ＶＣＯ４の発振周波数を低下
させようとする。ここて、前記一定時間ｔ。と前記チャ
ージポンプの応答可能な最小パルス輻時聞ｔｂの関係は
。
ｔ ｏ ≧ ｔｂ
となるように一定時間ｔ。を設定する。なお、チャージ
ポンプ出力電流１５のパルス幅は、ＩＮＣ信号１３とＤ
ＥＣ信号１４とのパルス幅の差によって決まるので、時
間ｔ。には直接関係しない 時点Ｔ４て読み出しパルス１１と■ＣＯクロック１２の
位相が合うと、ＩＮＣ信号１３とＤＥＣ信号１４のパル
ス幅はｔ。て笠しく、チャージポンプ出力゛電流１５は
発生しない。
ポンプ出力電流１５のパルス幅は、ＩＮＣ信号１３とＤ
ＥＣ信号１４とのパルス幅の差によって決まるので、時
間ｔ。には直接関係しない 時点Ｔ４て読み出しパルス１１と■ＣＯクロック１２の
位相が合うと、ＩＮＣ信号１３とＤＥＣ信号１４のパル
ス幅はｔ。て笠しく、チャージポンプ出力゛電流１５は
発生しない。
時点Ｔ６で、読み出し信号１１がＶＣＯクロック１２よ
り進むと、ＩＮＣ信号１３の立ち上かりエツジからＤＥ
Ｃ信号１４の立ち上がりエツジまての期間に、チＶ−ジ
電流としてのチャージポンプ出力電流１５が発生し、Ｖ
ＣＯクロック１２の周波数を増加させようとする。ＩＮ
Ｃ信号１３およびＤＥＣ信号１４は、両者か゛Ｈパにな
った時点Ｔ７から時間ｔ。の経過した時点Ｔ８でディス
ニーツルされる。
り進むと、ＩＮＣ信号１３の立ち上かりエツジからＤＥ
Ｃ信号１４の立ち上がりエツジまての期間に、チＶ−ジ
電流としてのチャージポンプ出力電流１５が発生し、Ｖ
ＣＯクロック１２の周波数を増加させようとする。ＩＮ
Ｃ信号１３およびＤＥＣ信号１４は、両者か゛Ｈパにな
った時点Ｔ７から時間ｔ。の経過した時点Ｔ８でディス
ニーツルされる。
次に、チャージポンプの動作を第１０図を用いて説明す
る。第２図の時点ＴＩからＴ３までの例ては、ＤＥＣ信
号１４のパルス幅は、Ｖｃｏクロック１２と読み出し信
号１１どの位相差に対応する時間と一定時間ｔ。どの和
である。またＩＮＣ信号１３のパルス幅は、一定時間ｔ
ｏである。チャージポンプ３のＳＷＩ、ＳＷ２は、それ
ぞれ、前記ＤＥＣ信号１４とＩＮＣ信号１３のパルス幅
の時間だけ閉じるため、ＳＷ２を閉じることによるディ
スチャージ電荷量は、ｖＣＯクロック１２と読み出し信
号１１どの位相差に対応する時間と一定時間七〇との和
と、ディスチャージ電流源２２の電流値との積になる。
る。第２図の時点ＴＩからＴ３までの例ては、ＤＥＣ信
号１４のパルス幅は、Ｖｃｏクロック１２と読み出し信
号１１どの位相差に対応する時間と一定時間ｔ。どの和
である。またＩＮＣ信号１３のパルス幅は、一定時間ｔ
ｏである。チャージポンプ３のＳＷＩ、ＳＷ２は、それ
ぞれ、前記ＤＥＣ信号１４とＩＮＣ信号１３のパルス幅
の時間だけ閉じるため、ＳＷ２を閉じることによるディ
スチャージ電荷量は、ｖＣＯクロック１２と読み出し信
号１１どの位相差に対応する時間と一定時間七〇との和
と、ディスチャージ電流源２２の電流値との積になる。
一方、チャージ電荷量は、一定時間ｔ。とチャージ電流
源２１との積である。第１０図はこのディスチャージ電
荷量とチャージ電荷量とを別々にプロットしているが、
ループフィルタ３への出力電荷量は、前記ディスチャー
ジ電荷量と前記チャージ電荷量との和であり、ディスチ
ャージ電流源２２とチャージ電流源２１の電流値の絶対
値を一致させておけば、第１１図に示すようにチャージ
ポンプの出力電荷量は原点を通る直線となり、位相差か
零付近においても位相差に比例した出力電荷量が（りら
れる。
源２１との積である。第１０図はこのディスチャージ電
荷量とチャージ電荷量とを別々にプロットしているが、
ループフィルタ３への出力電荷量は、前記ディスチャー
ジ電荷量と前記チャージ電荷量との和であり、ディスチ
ャージ電流源２２とチャージ電流源２１の電流値の絶対
値を一致させておけば、第１１図に示すようにチャージ
ポンプの出力電荷量は原点を通る直線となり、位相差か
零付近においても位相差に比例した出力電荷量が（りら
れる。
第１図の構成を具体化した一実施例を第３図に示す。リ
セットタイミング制御回路として、ｄ延線２６を使用す
る。遅延線の遅延時間ｔｄはｔｄ≧ｔｂ ここにｔｂ ：前記チャージポンプの応答可能な最小パ
ルス幅時間 となるように設定する。これにより、読み出し信号１１
と■ＣＯクロック１２どの位相差か零の場合でもＩＮＣ
信号１３およびＤＥＣ信号１４は共にパルス幅時間がｔ
ｄとなり、チャージポンプ２のスイッチＳＷＩ、ＳＷ２
は応答可能となる。したがって１位相同期回路が開ルー
プ状態となることはない。
セットタイミング制御回路として、ｄ延線２６を使用す
る。遅延線の遅延時間ｔｄはｔｄ≧ｔｂ ここにｔｂ ：前記チャージポンプの応答可能な最小パ
ルス幅時間 となるように設定する。これにより、読み出し信号１１
と■ＣＯクロック１２どの位相差か零の場合でもＩＮＣ
信号１３およびＤＥＣ信号１４は共にパルス幅時間がｔ
ｄとなり、チャージポンプ２のスイッチＳＷＩ、ＳＷ２
は応答可能となる。したがって１位相同期回路が開ルー
プ状態となることはない。
第４図に、リセットタイミング制御回路としてバッファ
ゲート２７を使用した本発明の他の実施例を示す、この
場合も同様に、バッファゲート２７の全段のゲート遅延
時間ｔＧを ｔｃ≧ｔｂ となるように設定する。。
ゲート２７を使用した本発明の他の実施例を示す、この
場合も同様に、バッファゲート２７の全段のゲート遅延
時間ｔＧを ｔｃ≧ｔｂ となるように設定する。。
第５図はさらに他の実施例を示し第６図はその動作説明
図である。
図である。
この実施例では、リセットタイミング制御手段は、ＡＮ
Ｄゲート２８の出力をデータ入力としてｖＣＯクロック
１２の反転信号をクロック入力とするＤＦＦ２９と、Ｄ
ＦＦ２９のＱ出力をデータ入力としてＶＣＯクロック１
２をクロック入力するＤＦＦ３０とからなる。ＤＦＦ３
０は、ＤＦＦ２９のＱ出力の立ち下がりエツジでクリア
される。ＤＦＦ３０のＱ出力が、ＤＦＦ２３゜２４のク
リア信号５１となる。
Ｄゲート２８の出力をデータ入力としてｖＣＯクロック
１２の反転信号をクロック入力とするＤＦＦ２９と、Ｄ
ＦＦ２９のＱ出力をデータ入力としてＶＣＯクロック１
２をクロック入力するＤＦＦ３０とからなる。ＤＦＦ３
０は、ＤＦＦ２９のＱ出力の立ち下がりエツジでクリア
される。ＤＦＦ３０のＱ出力が、ＤＦＦ２３゜２４のク
リア信号５１となる。
第５図の回路において、第６図にその動作のタイミング
を示すように、ＩＮＣ信号１３およびＤＥＣ信号１４か
共にＨ″になると、ＡＮＤゲート２８の出力か“Ｈ”に
なる。これをＤＦＦ２９のデータ入力に与え、ｖＣＯク
ロック１２の立ち下かりエツジてラッチする。その結果
ＤＦＦ２９のＱ出力は“°Ｈ″となり、この信号はＤＦ
Ｆ３０のデータ人力となる。このデータ入力は、前記Ｖ
ＣＯクロック１２の次の立ち上かりエツジでＤＦＦ３０
によりラッチされる。ＤＦＦ３０のＱ出力は、クリア信
号５１として、位相比較用ＤＦＦ２３．２４のクリア端
子に入力され、ＩＮＣ信号１３、ＤＥＣ信号１４をＬ”
にする。この結果、ＩＮＣ信号１３およびＤＥＣ信号１
４か共にＨ”となった後、クリア信号５１か発生するま
での時間、すなわち、ＩＮＣ信号１３およびＤＥＣ信号
１４の短い方のパルス幅時間ｔｏは、少なくともＶＣＯ
クロック１２の半周期時間ｔアとなり、 七Ｔ≧ｔｂ が成り立てば、読み出しデータ１１とｖＣＯクロック１
２どの位相差か零の詩でも、チャージポンプ２は線形応
答し、位相同期回路か開ループになることはない。
を示すように、ＩＮＣ信号１３およびＤＥＣ信号１４か
共にＨ″になると、ＡＮＤゲート２８の出力か“Ｈ”に
なる。これをＤＦＦ２９のデータ入力に与え、ｖＣＯク
ロック１２の立ち下かりエツジてラッチする。その結果
ＤＦＦ２９のＱ出力は“°Ｈ″となり、この信号はＤＦ
Ｆ３０のデータ人力となる。このデータ入力は、前記Ｖ
ＣＯクロック１２の次の立ち上かりエツジでＤＦＦ３０
によりラッチされる。ＤＦＦ３０のＱ出力は、クリア信
号５１として、位相比較用ＤＦＦ２３．２４のクリア端
子に入力され、ＩＮＣ信号１３、ＤＥＣ信号１４をＬ”
にする。この結果、ＩＮＣ信号１３およびＤＥＣ信号１
４か共にＨ”となった後、クリア信号５１か発生するま
での時間、すなわち、ＩＮＣ信号１３およびＤＥＣ信号
１４の短い方のパルス幅時間ｔｏは、少なくともＶＣＯ
クロック１２の半周期時間ｔアとなり、 七Ｔ≧ｔｂ が成り立てば、読み出しデータ１１とｖＣＯクロック１
２どの位相差か零の詩でも、チャージポンプ２は線形応
答し、位相同期回路か開ループになることはない。
以上の実施例は正論理で構成しであるか、負論理で構成
しても同等の動作をすることは容易に類推できよう。
しても同等の動作をすることは容易に類推できよう。
［発明の効果１
本発明によれば、読み出しデータと■ｃｏクロックの位
相差か零であってもチャージポンプか線形応答可能なパ
ルスを出力できるので１位相同期回路を常に閉ループ状
ｍ；に保ち追従特性を劣化させることがない。
相差か零であってもチャージポンプか線形応答可能なパ
ルスを出力できるので１位相同期回路を常に閉ループ状
ｍ；に保ち追従特性を劣化させることがない。
第１図は本発明の概要を示す構成図、第２図（よその動
作説明図、第３図、第４図および第５図Ｃｆ。 それぞれ本発明の一実施例の回路図・第６図ζヨ第５図
の動作説明図、第７図は−・船釣な位相同期ｉｊｉ路の
フロック構成図、第８図は従来の位相同期ｌ回路構成図
、第９図は従来の位相同期回路の動作特性図、第１０図
および第１１図は本発明による位相同期回路の動作特性
図である。 １・・・位相比較器、 ２・・・チャージポンプ、 ３・・・ループフィルタ、 ４・・・Ｖ ＣＯ， ５・・・リセットタイミング制御手段を含むリセット回
路、 １１・・・読み出し信号 １２・・・ＶＣＯクロック、 １３・・・ＩＮＣ信号、 １４・・・ＤＥＣ信号、 １５・・・チャージポンプ出力電流、 １６・・・ＶＣＯ制御電圧、 ２１・・・チャージ電流源、 ２２・・・ディスチャージ電流源、 ２３・・・位相比較用クリア機能付きＤＦＦ、２４・・
・位相比較用クリア機能付きＤＦＦ、２５・・・ＮＡＮ
Ｄゲート、 ２６・・・遅延線 ２７・・・遅延用バッファ ２８・・・ＡＮＤゲート、 ２９・・・Ｄ型フリップフロップ、 ３０・・・Ｄ型フリップフロップ、 ＳＷＩ・・・チャージ電流オン・オフ用スイ・ソチ、Ｓ
Ｗ２・・・ディスチャージ電流オン・オフ用スイッチ。 第 図 第 図 第 図 第 図 クリア信号Ｓ１
作説明図、第３図、第４図および第５図Ｃｆ。 それぞれ本発明の一実施例の回路図・第６図ζヨ第５図
の動作説明図、第７図は−・船釣な位相同期ｉｊｉ路の
フロック構成図、第８図は従来の位相同期ｌ回路構成図
、第９図は従来の位相同期回路の動作特性図、第１０図
および第１１図は本発明による位相同期回路の動作特性
図である。 １・・・位相比較器、 ２・・・チャージポンプ、 ３・・・ループフィルタ、 ４・・・Ｖ ＣＯ， ５・・・リセットタイミング制御手段を含むリセット回
路、 １１・・・読み出し信号 １２・・・ＶＣＯクロック、 １３・・・ＩＮＣ信号、 １４・・・ＤＥＣ信号、 １５・・・チャージポンプ出力電流、 １６・・・ＶＣＯ制御電圧、 ２１・・・チャージ電流源、 ２２・・・ディスチャージ電流源、 ２３・・・位相比較用クリア機能付きＤＦＦ、２４・・
・位相比較用クリア機能付きＤＦＦ、２５・・・ＮＡＮ
Ｄゲート、 ２６・・・遅延線 ２７・・・遅延用バッファ ２８・・・ＡＮＤゲート、 ２９・・・Ｄ型フリップフロップ、 ３０・・・Ｄ型フリップフロップ、 ＳＷＩ・・・チャージ電流オン・オフ用スイ・ソチ、Ｓ
Ｗ２・・・ディスチャージ電流オン・オフ用スイッチ。 第 図 第 図 第 図 第 図 クリア信号Ｓ１
Claims (1)
- 【特許請求の範囲】 １、外部入力信号と発振信号との位相差を検出し、該検
出後にリセットされる位相比較器と、該位相比較器の出
力信号に従って電流の流出および流入を行うチャージポ
ンプと、該チャージポンプの出力電流を平滑化した制御
電圧を生成するループフィルタと、該ループフィルタの
出力により周波数か制御される前記発振信号を出力する
電圧制御発振器とを備えた位相同期回路において、 前記位相比較器のリセットのタイミングを少なくとも一
定時間だけ遅延させるリセットタイミング制御手段を設
けたことを特徴とする位相同期回路。 ２、外部入力信号と電圧制御発振器の発振出力とを比較
して両信号の位相差を表わす第１および第２信号を出力
する位相比較器と、上記第１および第２信号によりそれ
ぞれオンオフ制御されるチャージ電流切換スイッチおよ
びディスチャージ電流切換スイッチを含むチャージポン
プと、該チャージポンプの出力電流を平滑化した電圧に
より前記電圧制御発振器の発振周波数を制御する位相同
期回路において、 前記第１および第２出力信号が共に発生したあと前記位
相比較器をリセットするタイミングを、前記各電流切換
スイッチの応答可能な一定時間以上遅延させるリセット
タイミング制御手段を設けたことを特徴とする位相同期
回路。 ３、前記リセットタイミング制御手段は、前記位相比較
器をリセットするための信号を前記一定時間以上遅延さ
せる遅延線で構成されたことを特徴とする請求項１また
は２記載の位相同期回路。 ４、前記リセットタイミング制御手段は、前記位相比較
器をリセットするための信号を前記一定時間以上遅延さ
せるゲートバッファで構成されたことを特徴とする請求
項１または２記載の位相同期回路。 ５、前記リセットタイミング制御手段は、前記位相比較
器の第１および第２出力信号が共に発生したあと少なく
とも上記発振信号の半周期の時間経過後に前記位相比較
器をリセットすることを特徴とする請求項２記載の位相
同期回路。 ６、外部入力信号と電圧制御発振器の発振出力とを比較
して両信号の位相差を表わす第１および第２信号を出力
する位相比較器と、上記第１および第２信号によりそれ
ぞれオンオフ制御されるチャージ電流切換スイッチおよ
びディスチャージ電流切換スイッチを含むチャージポン
プとを備え、該チャージポンプの出力電流を平滑化した
電圧により前記電圧制御発振器の発振周波数が制御され
る位相同期回路において、前記チャージポンプの両電流
切換スイッチを制御するチャージポンプ制御方法であっ
て、 前記位相比較器の第１および第２出力信号の発生時間を
それぞれ一定時間以上等しく延長することにより、前記
各電流切換スイッチのオンからオフまでの時間を少なく
とも前記一定時間とすることを特徴とする位相同期回路
におけるチャージポンプ制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63171613A JPH0221724A (ja) | 1988-07-09 | 1988-07-09 | 位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63171613A JPH0221724A (ja) | 1988-07-09 | 1988-07-09 | 位相同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0221724A true JPH0221724A (ja) | 1990-01-24 |
Family
ID=15926420
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63171613A Pending JPH0221724A (ja) | 1988-07-09 | 1988-07-09 | 位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0221724A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0599372A1 (en) * | 1992-11-18 | 1994-06-01 | Koninklijke Philips Electronics N.V. | PLL with stable phase discriminator |
| US5436596A (en) * | 1992-11-18 | 1995-07-25 | U.S. Philips Corporation | PLL with stable phase discriminator |
| KR19990009178A (ko) * | 1997-07-08 | 1999-02-05 | 윤종용 | 데드 존이 없는 디지탈 위상 동기 루프와 위상 비교 및 전하 펌핑 방법 |
| EP1424777A1 (en) * | 2002-11-27 | 2004-06-02 | Broadcom Corporation | Linearization technique for phase locked loops employing differential charge pump circuitry |
| JP2010252244A (ja) * | 2009-04-20 | 2010-11-04 | Sony Corp | クロックデータリカバリ回路および逓倍クロック生成回路 |
| JP2017500763A (ja) * | 2013-11-08 | 2017-01-05 | インテル コーポレイション | チャージポンプの電力を低減する装置 |
-
1988
- 1988-07-09 JP JP63171613A patent/JPH0221724A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| KR19990009178A (ko) * | 1997-07-08 | 1999-02-05 | 윤종용 | 데드 존이 없는 디지탈 위상 동기 루프와 위상 비교 및 전하 펌핑 방법 |
| EP1424777A1 (en) * | 2002-11-27 | 2004-06-02 | Broadcom Corporation | Linearization technique for phase locked loops employing differential charge pump circuitry |
| US6941116B2 (en) | 2002-11-27 | 2005-09-06 | Broadcom Corp. | Linearization technique for phase locked loops employing differential charge pump circuitry |
| JP2010252244A (ja) * | 2009-04-20 | 2010-11-04 | Sony Corp | クロックデータリカバリ回路および逓倍クロック生成回路 |
| JP2017500763A (ja) * | 2013-11-08 | 2017-01-05 | インテル コーポレイション | チャージポンプの電力を低減する装置 |
| US9768788B2 (en) | 2013-11-08 | 2017-09-19 | Intel Corporation | Phase-locked loop with lower power charge pump |
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