JPS5921044A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5921044A JPS5921044A JP57129911A JP12991182A JPS5921044A JP S5921044 A JPS5921044 A JP S5921044A JP 57129911 A JP57129911 A JP 57129911A JP 12991182 A JP12991182 A JP 12991182A JP S5921044 A JPS5921044 A JP S5921044A
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- JP
- Japan
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- film
- semiconductor layer
- layer
- wiring pattern
- conductor film
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
Landscapes
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明は半導体装置の製造方法、特ｌこ交叉する配線パ
ターンの製造方法に関する。
ターンの製造方法に関する。
（ｂ） 従来技術と問題点
半導体層表面ζこ集積回路装置において、トランジスタ
、ダイオード等の電極もし５ぐ（Ｊ引出Ｎ極間全Ｗ続す
る配線パターンは、−の配線が他の配線と交叉すること
がしげしげ必要とされるが、この場合ｌこはその配線パ
ターンは通常二層以上の導体膜を用いて形成される。
、ダイオード等の電極もし５ぐ（Ｊ引出Ｎ極間全Ｗ続す
る配線パターンは、−の配線が他の配線と交叉すること
がしげしげ必要とされるが、この場合ｌこはその配線パ
ターンは通常二層以上の導体膜を用いて形成される。
すなわち通常は、学導体層十ｔこ絶縁膜を介して設けら
れた第一層の導体層に所要のパターニングを施して配線
パターンの第一層？形成し、次いで層間絶縁膜を設けた
後（ここれζこ所要の開［］全配設して第二層の導体膜
全般け、この第二層の導体膜ｌこ所要のパターニングを
施して配線パターンの第二層が形成される。
れた第一層の導体層に所要のパターニングを施して配線
パターンの第一層？形成し、次いで層間絶縁膜を設けた
後（ここれζこ所要の開［］全配設して第二層の導体膜
全般け、この第二層の導体膜ｌこ所要のパターニングを
施して配線パターンの第二層が形成される。
６１１記の方法ｌこよって配線パターンを交叉さ−せる
場合において、第一層の配線パターンｌこまってその上
に形成された層間絶縁膜Ｆこ段差音生じ、第二層の配線
パターンは一般にはこの段差全横断する形状となる。層
間絶縁膜が化学気相成長法（以下ＣＶＤ法と略称する）
ｉこよって二酸化シリコン（Ｓｉｎｇ）等全堆積させた
膜である場合などにおいては、絶縁膜は第一層の配線上
、特（こそのエッジ部分ｌこは平担な面よりも厚く堆積
するために第二層の配線パターンの断線を生じ易く、ま
た時ｌこは第二層の配線のエツチングによるパターニン
グの際の意図しない導体膜の残存に、より、第二層の配
線相互間ｌこ短絡を生ずることがある。
場合において、第一層の配線パターンｌこまってその上
に形成された層間絶縁膜Ｆこ段差音生じ、第二層の配線
パターンは一般にはこの段差全横断する形状となる。層
間絶縁膜が化学気相成長法（以下ＣＶＤ法と略称する）
ｉこよって二酸化シリコン（Ｓｉｎｇ）等全堆積させた
膜である場合などにおいては、絶縁膜は第一層の配線上
、特（こそのエッジ部分ｌこは平担な面よりも厚く堆積
するために第二層の配線パターンの断線を生じ易く、ま
た時ｌこは第二層の配線のエツチングによるパターニン
グの際の意図しない導体膜の残存に、より、第二層の配
線相互間ｌこ短絡を生ずることがある。
これらの障害の対策として、例えばシルセスキオキサン
プレポリマー等を塗布し加熱硬化し、て絶縁膜の表面全
平担にする方法、或いは層間絶縁膜を酸化ゲルマニウム
（ＧｅＯｔ）ｋ含んだ燐珪化いる。しかしながらこれら
の高温熱処理を必要とする製造方法は化合物半導体に対
しては適切ではない場合が多い。
プレポリマー等を塗布し加熱硬化し、て絶縁膜の表面全
平担にする方法、或いは層間絶縁膜を酸化ゲルマニウム
（ＧｅＯｔ）ｋ含んだ燐珪化いる。しかしながらこれら
の高温熱処理を必要とする製造方法は化合物半導体に対
しては適切ではない場合が多い。
また前記障害に対する他の対策として、第一層の配線パ
ターンの断面の形状を、例えばそのエツジ部分全溝らか
にし、又は側端部の傾斜を緩和するなど段差が緩和され
るよう（こ整形する方法が知られている。しかしながら
、この様な配線パターン断面の形状１ゴ、電界効果トラ
ンジスタ（以下ＦＥＴと略称する）のゲート電′！１１
１こついて、これ全マスクとして不純物のイオン注入７
行なう場合に要求される断面形状とは矛盾し、更に第一
層の配線パターン断面整形の効果は必ずしも充分ではな
い。
ターンの断面の形状を、例えばそのエツジ部分全溝らか
にし、又は側端部の傾斜を緩和するなど段差が緩和され
るよう（こ整形する方法が知られている。しかしながら
、この様な配線パターン断面の形状１ゴ、電界効果トラ
ンジスタ（以下ＦＥＴと略称する）のゲート電′！１１
１こついて、これ全マスクとして不純物のイオン注入７
行なう場合に要求される断面形状とは矛盾し、更に第一
層の配線パターン断面整形の効果は必ずしも充分ではな
い。
半導体集積回路装置のパターンの微細化を推進するため
には前記の従来技術ζこ代る或いはこれを補完する交叉
配線の製造方法が必要とさτしている。
には前記の従来技術ζこ代る或いはこれを補完する交叉
配線の製造方法が必要とさτしている。
（ｃ） 発明の目的
本発明は半導体装置、特に化合物半導体集積回路装置に
容易１こ適用できる信頼性の高い交叉配線の製造方法を
提供すること全目的とする。
容易１こ適用できる信頼性の高い交叉配線の製造方法を
提供すること全目的とする。
（ｄ） 発明の構成
本発明の前δ１ｆｌ：Ｊ的は、半導体層に少なくともそ
の表出面近傍が絶縁性を有する所要の形状の清音配設［
７、該溝を充填して前記半導体層の表面全被覆する導体
膜を形成し、次いで該導体膜に接してその表面が平坦で
ある皮謄全形成した後肢皮膜及び前記導体膜全選択的１
こ除去して、前記溝を充填してその表面が前記半導体層
の表面とほぼ同−平３− 面上ζこある導体膜と、前記半導体層表面に配設さ１１
□１ １゛ れた導体膜パターンと全形成する工程
を有することにより達成される。
の表出面近傍が絶縁性を有する所要の形状の清音配設［
７、該溝を充填して前記半導体層の表面全被覆する導体
膜を形成し、次いで該導体膜に接してその表面が平坦で
ある皮謄全形成した後肢皮膜及び前記導体膜全選択的１
こ除去して、前記溝を充填してその表面が前記半導体層
の表面とほぼ同−平３− 面上ζこある導体膜と、前記半導体層表面に配設さ１１
□１ １゛ れた導体膜パターンと全形成する工程
を有することにより達成される。
（ｅ） 発明の実施例
以下本発明ヶ実施例により図面全参照して具体的（こ説
明する。
明する。
第１図乃至第９図はガリウム・砒素（ＧａＡｓ ）化合
物半導体集積回路装置のシ冒ットキバリア形ＦＥＴ素子
（こついての実施例を示す断面図である。
物半導体集積回路装置のシ冒ットキバリア形ＦＥＴ素子
（こついての実施例を示す断面図である。
第１図参照
半導体性ＧａＡ ｓ半導体層１上に選択的ｔこ形成され
た二酸化シリコン（Ｓ ｉ Ｏｘ ）Ｎ２ ｆｉｌ”
マスクとして、ＦＥＴの活性領域を形成する部分に例え
はシリコｙ（Ｓｔ）イオンを、５９ （： Ｋ ｅ Ｖ
）においてドーズ量１乃至２ＸＩＯ”（ｃｍ ”
］程度ｔこ注入する。
た二酸化シリコン（Ｓ ｉ Ｏｘ ）Ｎ２ ｆｉｌ”
マスクとして、ＦＥＴの活性領域を形成する部分に例え
はシリコｙ（Ｓｔ）イオンを、５９ （： Ｋ ｅ Ｖ
）においてドーズ量１乃至２ＸＩＯ”（ｃｍ ”
］程度ｔこ注入する。
第２図参照
前記半絶縁性ＧａＡｓ半導体層１及びＳ１０゜１１１１
１２ ｋ覆って形成されたレジスト（例えば商品番σ 号ＡＺ１３５０７）３に第一層の配線のバタ一二 ４− ングをし、該レジスト３をマスクとして該５ｌｏｔ膜２
及びＧａＡｓ半導体層１全選択的にエツチングしてＧａ
Ａｓ半導体層ＩＩこ前記パターンの溝４全形成する。た
だし溝４の深さは本実施例Ｊこおいではゲート電極の厚
さｌこほぼ等しくこれｔｍ兄ない深さである例えば約０
．４〔μｍ〕としている。
１２ ｋ覆って形成されたレジスト（例えば商品番σ 号ＡＺ１３５０７）３に第一層の配線のバタ一二 ４− ングをし、該レジスト３をマスクとして該５ｌｏｔ膜２
及びＧａＡｓ半導体層１全選択的にエツチングしてＧａ
Ａｓ半導体層ＩＩこ前記パターンの溝４全形成する。た
だし溝４の深さは本実施例Ｊこおいではゲート電極の厚
さｌこほぼ等しくこれｔｍ兄ない深さである例えば約０
．４〔μｍ〕としている。
第３図参照
前記レジスト３及び５１０ｇＭ２を除去した後ＣＶＤ法
？こよって厚さ０．１（μｍ：１程度のｓｉｏ。
？こよって厚さ０．１（μｍ：１程度のｓｉｏ。
からなる保護膜（図示せず）を設け、例えば水素
：（Ｈ６）を含む窒素（Ｎ２ ）雰囲気中で温度８
５０ １Ｃ℃）時間２０分間程度の熱処理を施
す。かかる熱処理番こよって先に注入されたＳｔイオン
が活性化されてｎ型領域５が形成される。
：（Ｈ６）を含む窒素（Ｎ２ ）雰囲気中で温度８
５０ １Ｃ℃）時間２０分間程度の熱処理を施
す。かかる熱処理番こよって先に注入されたＳｔイオン
が活性化されてｎ型領域５が形成される。
次いで前記保＠Ｍを除去してＧａＡｓ半導体半導体層面
全被覆し、かつ先に配設された溝４を完全りこ充填する
厚さに導体膜６を形成する。本実施例において（ハ、導
体膜６としてＧａＡ ｓシ目ットキバリア形ＦＥＴのゲ
ート電極番こ適した材料であるチタンタングステンシリ
ザイド（’Ｉ’１ＷＳｉ）’！ｉ＝高周波スパッタ法成
るいはマグネトロンスノ＜、り法等（こより形成する。
全被覆し、かつ先に配設された溝４を完全りこ充填する
厚さに導体膜６を形成する。本実施例において（ハ、導
体膜６としてＧａＡ ｓシ目ットキバリア形ＦＥＴのゲ
ート電極番こ適した材料であるチタンタングステンシリ
ザイド（’Ｉ’１ＷＳｉ）’！ｉ＝高周波スパッタ法成
るいはマグネトロンスノ＜、り法等（こより形成する。
第４図＃照
前記導体膜６は溝４土Ｃごおいて図１こ示す如く凹みケ
生ずるためζこ、導体膜６面上ｔこレジスト又は合成樹
脂等全塗布し−Ｃ−ｆ：の表面が乎坦である皮膜７を設
け、更に厚さ０．５（μｍ）程度の８１０゜１１＃１ｌ
Ｈｒ形成した後ζこレジスト９？！：マスクとして用い
こゲ・−ト電極のパターニングゲ行なう。
生ずるためζこ、導体膜６面上ｔこレジスト又は合成樹
脂等全塗布し−Ｃ−ｆ：の表面が乎坦である皮膜７を設
け、更に厚さ０．５（μｍ）程度の８１０゜１１＃１ｌ
Ｈｒ形成した後ζこレジスト９？！：マスクとして用い
こゲ・−ト電極のパターニングゲ行なう。
第５図参照
リアクティブイオンエツチング法等（こよって前記し・
シストパターン９に従ってＳｔｏｗ膜８、皮膜７更ｌこ
導体膜６を順次エツチングする。ただし導体膜６のエツ
チングｌこおいては、導体膜６と皮膜７とのエツチング
速度が同一であって、溝４十の導体Ｍ６の凹みの部分ζ
こおいてもエソザング面が半導体層１０表面に平行な平
面となる様にガス圧力等の条件全選択する。
シストパターン９に従ってＳｔｏｗ膜８、皮膜７更ｌこ
導体膜６を順次エツチングする。ただし導体膜６のエツ
チングｌこおいては、導体膜６と皮膜７とのエツチング
速度が同一であって、溝４十の導体Ｍ６の凹みの部分ζ
こおいてもエソザング面が半導体層１０表面に平行な平
面となる様にガス圧力等の条件全選択する。
半導体層Ｉの表１１１１が表出したとき（こ前記エツチ
ング全停止し、マスクとしたＳ ｉ Ｏｘ Ｍ ８及び
皮膜７を剥離除去Ｅ〜で、第６図の状態が得られる。
ング全停止し、マスクとしたＳ ｉ Ｏｘ Ｍ ８及び
皮膜７を剥離除去Ｅ〜で、第６図の状態が得られる。
第６図参照
１）１１−説明しまた］程が終了して、第一層の配線パ
ターン１０が半導体Ｍ １ ｔこ、両省の表面合同−千
を 面とし、て埋め込唸れ、更ｆこ前記ヂ型領域５−１＝ｌ
こゲート電極工１が形成されているゆ 全形成した後レジス） １３１Ｃマスクとするフォト・
エツチング処理によってソース及びト′１ツインとする
領域及びゲート電極１１土のＳ１０！膜１２を選択的（
こ除去する。？ｘ′いて例えばＳ １ｋ１７５［Ｋｅｖ
″Ｊｉこおいてドーズ％ｐ １．７ Ｘ １０” （ｃ
ｔｎ’）程度ｌこ前記ゲ・−ト電極１１及びＳｉｎ、膜
１２全マスクとＵ２てイオン注入する。
ターン１０が半導体Ｍ １ ｔこ、両省の表面合同−千
を 面とし、て埋め込唸れ、更ｆこ前記ヂ型領域５−１＝ｌ
こゲート電極工１が形成されているゆ 全形成した後レジス） １３１Ｃマスクとするフォト・
エツチング処理によってソース及びト′１ツインとする
領域及びゲート電極１１土のＳ１０！膜１２を選択的（
こ除去する。？ｘ′いて例えばＳ １ｋ１７５［Ｋｅｖ
″Ｊｉこおいてドーズ％ｐ １．７ Ｘ １０” （ｃ
ｔｎ’）程度ｌこ前記ゲ・−ト電極１１及びＳｉｎ、膜
１２全マスクとＵ２てイオン注入する。
第８図か照
前Ｗｅ Ｓ １０２膜１２金除去（−た後再び全面にｓ
ｉＯ之膜等からなる保物膜全形成し、温度７５０〔℃〕
時間１５分間程度の熱処理を施す。かかる熱処理によっ
てＳｔイオンは活性化されソース及びドレイン領域と寿
るｎ生型領域１４及び１５が形成さ＝ ７− れる。
ｉＯ之膜等からなる保物膜全形成し、温度７５０〔℃〕
時間１５分間程度の熱処理を施す。かかる熱処理によっ
てＳｔイオンは活性化されソース及びドレイン領域と寿
るｎ生型領域１４及び１５が形成さ＝ ７− れる。
次いで改めて半絶縁性Ｇ ａ Ａ ｓ半導体層上に全面
（こＳｉＯ□膜１６全１６全形収ォト・リングラフィＹ
月こよ−〕でソース及びドレイン電極を配設１゛る領ｙ
ｉこ開［１全形成して、例えば金・ゲルマニラＡ （Ａ
ｕ Ｇ ｅ ）−−金（Ａｕ）７＆：蒸着する。リフ
トオフ処理後、温度４５０（℃）程度の熱処理ｌこより
合金化して、ＧａＡｓ半導体層】σ）ｎ生型領域１４及
び１５とそｌしぞれオーミック接触するソース電極１７
及びド［／・イン電極１８全形成イーる。
（こＳｉＯ□膜１６全１６全形収ォト・リングラフィＹ
月こよ−〕でソース及びドレイン電極を配設１゛る領ｙ
ｉこ開［１全形成して、例えば金・ゲルマニラＡ （Ａ
ｕ Ｇ ｅ ）−−金（Ａｕ）７＆：蒸着する。リフ
トオフ処理後、温度４５０（℃）程度の熱処理ｌこより
合金化して、ＧａＡｓ半導体層】σ）ｎ生型領域１４及
び１５とそｌしぞれオーミック接触するソース電極１７
及びド［／・イン電極１８全形成イーる。
第９図参照
更１こＣＶＴ）法ζこよってＳ ｉ ０２ ’ｃ’＜（
積せしめて前ｉｔｓ ｉ Ｏｘ ＶＩ４１６ｋ例えば０
．６〔μｍ〕程度の厚さの５ｉｎ２膜１９とする。次い
でかかるｓｉｏ。
積せしめて前ｉｔｓ ｉ Ｏｘ ＶＩ４１６ｋ例えば０
．６〔μｍ〕程度の厚さの５ｉｎ２膜１９とする。次い
でかかるｓｉｏ。
膜１９１こ、＠電極及び前記第一層の配線バタ・−７１
０の所要の位置ｔこ対応する開口全配設し、例えばチタ
ン（Ｔｉ ）−金（Ａｕ ）膜を厚さ０．６（μｍ）１
′。
０の所要の位置ｔこ対応する開口全配設し、例えばチタ
ン（Ｔｉ ）−金（Ａｕ ）膜を厚さ０．６（μｍ）１
′。
程度オ形成ｌ〜で、バタ・−ニングを行なって第二層の
配線パターン２０全形成する。
配線パターン２０全形成する。
」ソ上説、明した製造方法ｔこよって形成される配線
８− は、第一層と第二層が交叉する荀ｆｉｔこおいても何れ
も平ＩシＩであって、先（こ説明した如き断線ケ生ずる
こと寿ぐ、又、同一・層（こおいて意図しな１．／）短
絡音生ずるおイれもない。
８− は、第一層と第二層が交叉する荀ｆｉｔこおいても何れ
も平ＩシＩであって、先（こ説明した如き断線ケ生ずる
こと寿ぐ、又、同一・層（こおいて意図しな１．／）短
絡音生ずるおイれもない。
前ｇ［″、実施例Ｉこおいて（Ｊ第一層の配線パターン
１０ケグート電極１１と同時に同−導体１１！１１こよ
って形成（−だが、前記実施例と同様の方法（こよって
、ソース・ドレイン電極と同時ｌここ扛と同一導体ｊＩ
順こよって形成することも可能である。
１０ケグート電極１１と同時に同−導体１１！１１こよ
って形成（−だが、前記実施例と同様の方法（こよって
、ソース・ドレイン電極と同時ｌここ扛と同一導体ｊＩ
順こよって形成することも可能である。
才たｉ′ｌＵ＾ピ吏施例ζこおいては、半絶縁性半導体
層ｌこ素子及び第一層の配線パターンが形成さねている
が、前記連記導電性紮有する２１７導体層（こ形成した
後ζこ形成された溝の表出する面（こ絶縁性な・有する
皮膜金膜ける方法、又は導電性を有する半導体層ｆこ高
抵抗領斌金配設置〜てこの領堵内（こ前記溝を配設する
方法も同様に可能である。
層ｌこ素子及び第一層の配線パターンが形成さねている
が、前記連記導電性紮有する２１７導体層（こ形成した
後ζこ形成された溝の表出する面（こ絶縁性な・有する
皮膜金膜ける方法、又は導電性を有する半導体層ｆこ高
抵抗領斌金配設置〜てこの領堵内（こ前記溝を配設する
方法も同様に可能である。
また前記実施［ＨＪｌこおいては前記溝の深さ全ゲート
電極の厚さに一致させているが、溝の深さくこよって第
一層の配線パターンの抵抗値全選択するこ、μ ｔ
品ＧｂＴ ｆ＝Ｒ−＋−鳴、−ア 纂：ｌ ｍ ＋
［４壬イー１Ｋ 覧栖 ↓ テ − ・ができる。
電極の厚さに一致させているが、溝の深さくこよって第
一層の配線パターンの抵抗値全選択するこ、μ ｔ
品ＧｂＴ ｆ＝Ｒ−＋−鳴、−ア 纂：ｌ ｍ ＋
［４壬イー１Ｋ 覧栖 ↓ テ − ・ができる。
更に第一層の配線パターンが牛導体ｊ脅内ｌこ埋設さ扛
たことにより、第二層の配線パターンは贅間絶絡膜を介
して第一層の真上ζこも配線可能となり、ゲート電極と
配線との接紗に必要とされるＷＪ積が従来の構造より縮
少されて集積密度を同士することが可能となる。
たことにより、第二層の配線パターンは贅間絶絡膜を介
して第一層の真上ζこも配線可能となり、ゲート電極と
配線との接紗に必要とされるＷＪ積が従来の構造より縮
少されて集積密度を同士することが可能となる。
（ｆ） 発明の効果
」ソ士説明した如く本発明（こよれば、半導体装置の交
叉する配線パターンが平坦Ｉこ形成されて、従来大きい
障害要因となっている配線の交叉する位置における断線
を排除することが可能である。
叉する配線パターンが平坦Ｉこ形成されて、従来大きい
障害要因となっている配線の交叉する位置における断線
を排除することが可能である。
更Ｏこ第一層の配線パターンは電極と同一の導体層より
形成されて、従来一般に行々われている交叉配Ｓを有す
る半導体装置と同等以下の工程数で製造することが可能
であって工業的ｌこ容易に実施することが可能である。
形成されて、従来一般に行々われている交叉配Ｓを有す
る半導体装置と同等以下の工程数で製造することが可能
であって工業的ｌこ容易に実施することが可能である。
第１図乃至第９図は本発明の実施例を示す断面図である
。 図において、１は半絶縁性半導体層、４は溝ミ５はｎ型
領域、６は導体膜、７は皮膜、１０は第一層の配線パタ
ーン、１１はゲート電極、１４及び１５はｎ十型領域、
１７はソース電極、１８はドレイン電極、１９はＳ ｉ
Ｏを膜、２ｏは第二層の配線パターンを示す。 １１− 冒 實 １ 閃 才 ２ 口 ヤ ５ 口 才 Ｓ 国 ０ − ＝１２− 才 ４ 図 才Ｙ日
。 図において、１は半絶縁性半導体層、４は溝ミ５はｎ型
領域、６は導体膜、７は皮膜、１０は第一層の配線パタ
ーン、１１はゲート電極、１４及び１５はｎ十型領域、
１７はソース電極、１８はドレイン電極、１９はＳ ｉ
Ｏを膜、２ｏは第二層の配線パターンを示す。 １１− 冒 實 １ 閃 才 ２ 口 ヤ ５ 口 才 Ｓ 国 ０ − ＝１２− 才 ４ 図 才Ｙ日
Claims (1)
- 半導体層に少なくともその表出面近傍が絶縁性を有する
所要の形状の連記配設し、該連記充填して１（ｔｉｌ記
半導体層の表面を被覆する導体膜を形成し、次いで該導
体膜ζこ接してその表面が平担である皮ｆｌｉｃｋ形成
１．た後肢皮膜及び前記導体膜全選択的ｌこ除去して、
前記連記充填してその表面が前記半導体層の表面とほぼ
同一平面上にある導体膜と、前記半導体層表面（こ配設
された導体膜パターンとを形成する工程全有することを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57129911A JPS5921044A (ja) | 1982-07-26 | 1982-07-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57129911A JPS5921044A (ja) | 1982-07-26 | 1982-07-26 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5921044A true JPS5921044A (ja) | 1984-02-02 |
Family
ID=15021436
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57129911A Pending JPS5921044A (ja) | 1982-07-26 | 1982-07-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5921044A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0237604A (ja) * | 1988-07-26 | 1990-02-07 | Ono Gijutsu Kenkyusho:Kk | 薄型ライトボックス |
| US5184187A (en) * | 1990-08-07 | 1993-02-02 | Konica Corporation | Color image forming apparatus |
| GB2337750A (en) * | 1998-05-28 | 1999-12-01 | Eastman Kodak Co | Image-dye forming couplers based on the active methylene containing 2-sulphonylacetamide skeleton and photographic elements containing them |
-
1982
- 1982-07-26 JP JP57129911A patent/JPS5921044A/ja active Pending
Cited By (3)
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| GB2337750A (en) * | 1998-05-28 | 1999-12-01 | Eastman Kodak Co | Image-dye forming couplers based on the active methylene containing 2-sulphonylacetamide skeleton and photographic elements containing them |
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