JPS5921055B2

JPS5921055B2 - デ−タバツフアメモリ

Info

Publication number: JPS5921055B2
Application number: JP53153607A
Authority: JP
Inventors: ピエ−ル・ゲラ−ダス・ヤンセン; ジヨゼフ・ロ−レンチウス・ヴイルヘルムス・ケツセルス; ベニ−・ロイザ・アンゲリナ・ヴアウマンス
Original assignee: Koninklijke Philips Electronics NV
Current assignee: Koninklijke Philips NV
Priority date: 1977-12-12
Filing date: 1978-12-12
Publication date: 1984-05-17
Also published as: JPS5489441A; GB2009980A; FR2411468A1; US4314361A; FR2411468B1; NL7713708A; DE2853240A1; DE2853240C2; GB2009980B

Description

【発明の詳細な説明】本発明は「先に記憶したものから先に取り出すいわゆる
フアーストーイン、フアーストーアウト方式のデータバ
ツJャAメモリに関するものであつて、このデータバツJ
ャAメモリはバツJャAメモリの記憶状態に応じて読取ら
れるべきデータに対する出力位置を書込まれるべきデー
タに対する入力位置に出来るだけ接近させて確実に位置
させ従つて前記バツフアメモリの記憶内容を実質的に確
実に中断させないようにする論理装置を具えている。

斯様な「７アーストーイン、フアーストーアウト」方式
のデータバッファメモリは種々知られており、これらは
デイジタルデータ処理兼通信システムにおいて入力デー
タの供給速度と出力データの消費速度とに差が生じる区
域にバツJャA装置として特に使用されるものである。こ
れら既知のバツフア装置の多くはその構造が簡単であり
、特にこれらバツJャA装置の各段が反復性を有している
という特徴がある。その一沙１として特公昭５３−６８
２３号（特願昭４６−７８５９２号）に記載されている
バツJャA装置を有するものがある。このバツフア装置の
記憶容量がｎ段である場合には、ｎ個のクロツクパルス
サイクル後にのみバンJャA装置の出力端子にメッセージ
が現われて空のバツJャA装置に供給される。特にこのｎ
が大きくて例えばｎ〉３２・・・の場合には実際には許
容出来ない遅延が生じるおそれがある。これがため、こ
れらバツJ■■るバツフア装置と称せられる。また、計
数装置を使用して出力の箇所はもとより入力の箇所を変
えることが出来るようにしてあるため、上述したような
遅延を生じないバツJャA装置も既知である。斯様な場合
には、入力端子から出力端子へデータを転送するために
その都度バツフア装置全体を経てデータを輸送させる必
要がない。特に空のまたはほとんど空の状態にある場合
には、斯様な遅延が生Ｃるのを妨げることが出来る。こ
の種のバツフア装置は英国特許明細書第１４７９７７４
号にも開示されている。しかしながら、斯様なバツフア
装置は制御が複雑であり、特にバツフア装置が多数の段
から成る場合には著しく複雑となる。この場合には計数
容量の大きい計数器や、割当てられるべき入力および出
力に対して複雑な復合化選択回路や或いは他の追加の処
理工程が必要となる。さらに、−つの大形のバツフアを
形成するために小形の多数のバツフア装置を連結させる
場合には必らずその構成が複雑化してしまう。本発明の
目的は簡単なセントーアツプを有すると共にデータの遅
延時間が短かい前述した如き形のバツフアメモリを提供
することにある。

この目的を達成するために、本発明によるバツJャAメモ
リにおいては、バツフアメモリは出力母線を具えており
、該出力母線を経て前記バンJャAメモリから特に当該バ
ツフアメモリの読取り割当てが行なわれたあるレジスタ
からデータの読取りを行ない：さらに前記バツフアメモ
リの第一レジスタに接続した入力端子を具えており、該
入力端子を経て書込まれるべきデータを導入することを
特徴とする。斯して得られたバツフアメモリは固定入力
位置および可変出力位置を具えるバツフア装置として説
明することが出来る。斯様に出力位置を可変とし、この
出力位置をバツフアメモリの記憶内容を実質的に中断し
ないように確実にするためにその都度入力位置に出来る
だけ接近させて位置させているので、このバツフアメモ
リの遅延時間を最小とすることが出来る。この簡単なセ
ツトーアツブはバツJャAメモリの全ての区分のために反
復使用することが出来る。従つて、本発明のバツフアメ
モリの他の実施例においては、論理装置は主として前記
バツJャAメモリの区分毎に設けられており、ｎ個のレジ
スタ（０，１，・・・（ｎ−１））を具える前記バツJ
ャA装置内の前記論理装置は次に掲げる信号、すなわち
ａ）信号ＳｅｌＯｕｔ（１）＝ｓ（１）・勤ζ悼，ｓ（
ｊ）、すなわちこの信号はこの条件がｉさ読る場合には
前記バツフアメモリの最終区分から見て最初に占有状態
にあるレジスタであるレジスタ（１）を選択することが
出来従つて該レジスタを前記出力母線に接続することが
出来ることを表わしており：ｂ）信号Ｓｈ＝ｓ（ｎ−１
）・Ｃｒｅｑｌすなわちこの信号はこの条件が満たされ
る場合には要求信号（Ｃｒｅｑ）の発生に応動して前記
バツフアメモリの全記憶内容を一つの区分を越えてシJ
ャgさせるためのシフト信号であり、この場合、前記要
求信号は前記バツJャAメモリの外部から発生しおよびデ
ータを前記入力端子に供給することを表わしており、さ
らにこの要求は前記バツフアメモリの少なくとも最終区
分が空き状態にある場合に許容され、この際この空き状
態は後者の前記区分のレジスタ（ｎ−１）の状態信号ｓ
（ｎ−１）＝１によつて表わされるものであり；を発生
するようにすることが出来る。

状態信号を発生するために、論理装置は条件Ｃｒｅｑ−
ｉ↑電ｓ（１−１）を満足する場合にはｓ（１）をセツ
トするように動作することが出来る。従つて、この状態
信号は要求信号（Ｃｒｅｑ）の結果としてレジスタ（１
）の占有状態を表わしそれによつてレジスタ（０）は前
記バツフアメモリの外部からのデータによつて占有され
るか或いはｉ＼Ｏであるとしたときレジスタ（１）がシ
Jャg信号に応答してデータで占有されるが、この場合こ
れらレジスタのいずれもが同時に前記出力母線を介して
空き状態にされることはなくて１＝Ｏを除いた少なくと
も前位のレジスタ（１−１）はデータで占有されており
、このとき該空き状態は当該レジスタの外部からの確認
信号（Ｅｒｓ）によつて示され：さらにｓ（１）＝０と
なるための状態信号は前記レジスタ（１）が前記出力母
線を介して空き状態とされ同時には再び占有状態とされ
なかつたことを表わしており、この際少なくとも次のレ
ジスタ（１＋ｌ）が空き状態である（Ｒｅｓｅｔｓ（１
）＝Ｃｒｅｑ−Ｅｒｓ−ｓ（１＋１）として書き表わさ
れるようにすることが出来る。従つて、複数個のバツフ
アメモリを何ら複雑化することなく連結させることが出
来る。本発明のバツフアメモリの他の実施例においては
、前記論理装置でｓ（１）＝１とする状態信号を形成す
るために、条件Ｃｒｅｑ−臂ｉ弓？Ｓ（ｊ）を満足Ｌ１
この条件は書込要求信号が入力レジスタ（０）に現われ
た時すなわちレジスタ（１）で夫々シフトが行なわれた
時にはレジスタ（１＋１）は同時に読取られないので（
Ｅｒｓ）前記レジスタ（１）の前位の全てのレジスター
は占有状態にあることを意味し、さらに、条件三・Ｅｒ
ｓ・．？１１１ＧＹを満足している場合ｓ（１）＝０と
なる喉門轟を形成し；これは書込みのための要求信号（
Ｃｒｅｑ）が存在しておらずレジスタ（１）が空き状態
（Ｅｒｓ）にあつておよびこれに続く全てのレジスタが
空きであるという条件に従つている時に生じるようにす
ることが出来る。さらに、このバツJャAメモリは自己安
定性を有している。このことは例えば故障によつて生じ
る誤りによつて水久に誤つた状態を生じさせ得るような
状態はあり得ないことを意味する。これは特にレジスタ
を出力母線に接続させる必要があるバツJャAメモリ中の
位置に関して一度も疑がいが生じたことがないという事
実に基づくものである。レジスタ（１）はバツJャAメモ
リの最終区分から見て最初に占有状態にあるレジスタで
あり、このレジスタ（１）を疑いの余地なく決定するこ
とが出来る。さらに、何らかの誤りが生ピているために
（不安定となることはないが）データ損失が生じる恐れ
を最小限にするために、本発明の好適実施例においては
、前記論理装置によつて、ｓ（１）＝１となる状態信号
を形成するれめの条件Ｃｒｅｑ−石ｉ−ｓ（１−１）を
満足させ、これは書込みのための要求が現われ（Ｃｒｅ
ｑ）ｉ＝Ｏを除いた前位の占有状態にあるレジスタ（１
−１）の読取の要求が同時に存在しない（Ｅｒｓ）場合
であり：ｓ（１）＝０となる状態信号を形成するため条
件彎イ・Ｅｒｓ−ｊ？計、？…を満足させ、これは書込
みのための要求が存在せず（Ｃｒｅｑ）前記レジスタ（
１）を空き状態にしている期間（Ｅｒｓ）であつてこれ
に続く全てのレジスタが空きであるという条件を受ける
場合である。

前述の論理装置の一部分としての双安定素子において好
ましくは更新される区分毎の前記状態を使用する結果、
集積化に好適な簡単な回路構成を得る。モジユール構造
のために、当該レジスタとこれに関連する論理装置とを
データバツフアメモリの少なくとも区分毎に固体集積回
路として構成することが出来る。さらに、バツフアメモ
リは少なくとも―群のレジスタおよびこのバツJャAメモ
リの単位区分当り少なくとも＝群の論理装置を以つて構
成することも出来る。この場合、前記群は固体集積回路
である。さらに、前述のモジユール構造は複数個のバツ
フアメモリ装置を順次に容易に接続して所望の長さのバ
ツフアメモリとすることが出来る。以下図面により本発
明の実施例を説明する。

第１図は「フアーストーイン，フアーストーアウト」方
式のバツJャAメモリの一例を示す簡単な図であり、この
バツフアメモリは本発明による固定入力位置と可変出力
位置とを具えている。このバツフアメモリをＦＩＦＯで
示す。ＩＮはこのバツフアメモリの第１レジスタ区分Ｔ
（０）の入力端子に位置している固定入力である。０Ｕ
ＴＢは出力母線を示し、この出力母線を経てバツフアメ
モリからデータを取り出す。

その場合特にこのバツJ■■・・・・・・Ｔ（ｎ−１）
の出力端子からデータを取り出す。第２図は第１図に示
したバツJャAメモリの構造の一例を特にモジユールの配
置形態で詳細に示したプロツク図である。このバツJャ
AメモリはレジスタＲＥＧ（０），・・・・・・ＲＥＣ
ｌ．ｉ−１），・・・・・・ＲＥＧ（ｎ−１）を具える
一つのレジスタ段を含んでいる。これら各レジスタは供
給されたデータを蓄積する機能を有している。各レジス
タを１個以上の段１，２・・・ｋから構成することが出
来る。従つて、データ路の幅に関する限りは、このデー
タ路を任意に選定することが出来る。このデータ路の幅
の各ビツトに関しては単位ＲＥＧ（１）当り一個の段１
，２，・・・ｋを必要とする。このバツフアメモリの第
一区分のレジスタＲＥＧ（０）はバンJャAメモリ全体に
対する入力レジスタとして作用する。入力端子１Ｎすな
わちデータ路の各ピットのための入力端子をレジスタＲ
ＥＧ（０）に接続する。第２図においては出力母線０Ｕ
ＴＢを各レジスタを横切つて延在させて示してある。各
レジスタＲＥＧ（１）の出力端子すなわち各段１，２，
・・・ｋの出力端子を出力母線０ＵＴＢに接続する。こ
の目的のために、レジスタＲＥＧ（０）の関連するレジ
スタ段１，２，・・・ｋに対してはアンド機能ゲートＵ
Ｏｌ，ＵＯ２，・・・ＵＯｋを、さらにはレジスタＲＥ
Ｇ（１）の関連するレジスタ段１，２，・・・ｋに対し
てはアンド機能Ｕｉｌ，Ｕｉ２，・・・Ｕｉｋをと順次
このようにアンド機能を使用する。レジスタＲＥＧ（１
）のうちのいずれのレジスメを出力母線０ＵＴＢに接続
するかの選択を論理装置ＬＭ（０），・・・ＬＭ（１−
１），ＬＭ（１），・・・ＬＭ（ｎ−１）によつて決定
する。これら論理装置はバツフアメモリの区分毎に設け
る。これらの論理装置からは信号ＳｅｌＯｕｔ（０），
・・・ＳｅｌＯｕｔ（１），・・・またはＳｅｌＯｕｔ
（ｎ−１）が生じてこれを前述したアンド機能ゲートＵ
Ｏｌ，・・・ＵＯｋ，・・・またはＵｉｌ，・・・Ｕｉ
ｋ，・・・またはＵ（ｎ−１）１，・・・Ｕ（ｎ−１）
ｋに供給する。斯してｉ＝０，・・・（ｎ−１）とした
場合のいずれか一つのレジスタＲＥＧ（１）の選択が行
なわれ、この選択されたレジスタからデータをバツJャ
Aメモリの出力母線０ＵＴＢへと供給する。バツフアメ
モリに新しいデータが供給されているが尚もこのバツフ
アメモリ内で空きを利用出来る場合には、このバツJャ
Aメモリ内での各区分間でデータをシフトさせることが
出来る。このシフトを行なわせるために各レジスタの各
段間に接続を形成する。これら接続はある所定のレジス
タ段の出力端子と次の区分のあるレジスタ段の入力端子
との間に行ない、その場合これら接続をアンド機能ゲー
ト１０１，１０２，・・・１０ｋ・・・および１１１，
１ｉ２，・・・１ｉｋを夫々介して行なう。第２図に示
す実施例においては、各レジスタ段に対する出力端子を
共通にして示してあるすなわち出力母線０ＵＴＢに対す
る出力端子はもとよりバツフアメモリの次の区分のある
レジスタ段の入力端子に対する出力端子も共通である。
このシJャg動作は論理装置ＬＭ（１）で発生したシフト
信号［Ｓｈ」で制御して行なう。このバツフアメモリは
さらにバツフアメモリの単位区分当り一個の制御部を有
じ（おり、これら制御部は論理装置ＬＭ（１）を夫々具
えている。

前述した信号ＳｅｌＯｕｔ（１）に追加してこれら論理
装置に発生する信号は状態信号８（１）およびｓ（１）
であつて、これら信号はレジスタ（１）の「全占有」お
よび「空き」の状態を夫々表わしている。さらにこれら
状態信号の結合形態の信号，広Ｘ１？道１発生し、この
結合信号はＲＥＧ（１＋１）からＲＥＧ（ｎ−１）まで
の全てのレジスタのブールアンド機能に基づいて状態信
号８（ｊ）が値零を有することすなわちｓ（ｊ）＝１で
あることを意味している。これはＲＥＧ（１）に続く全
てのレジスタが「空き」であるという条件の定義である
。ここで「空き］とはレジスタ内には有効なデータが何
ら存在しないことを意味している。さらに、第５図には
この場合に関しての特別な例を示してある。この制御部
においては、本例ではアンド機能ゲートＰ１が条件Ｃｒ
ｅｑ−石玉−をモニタする。このことはこの条件を満足
する場合にはその都度論理値［１」を有する信号がアン
ド機能ゲートＰ１の出力端子に現われることを意味して
いる。この信号を全ての論理装置ＬＭ（１）に供給する
（図にＣｒｅｑ−Ｅｒｓで示す線路を経て）。この信号
「Ｃｒｅｑ」はこのバツフアメモリの外部からの信号で
あつて当該バツJャAメモリにデータを転送しなさいとい
う要求を表わしている。さらに信号「Ｅｒｓ］は当該バ
ツJャAメモリの外部からの確認信号であつて、この確認
信号は当該バツフアメモリからデータを引き継いだ時に
論理値「１］で発生する。同様に、本実施例においては
、アンド機能ゲートＰ２において反転条件ｉ−Ｅｒｓを
モニタする。この反転条件は、要求信号「Ｃｒｅｑ」が
確認信号「Ｅｒｓ」と同時に現われない場合に満足され
る。この信号［Ｃｒｅｑ」は全ての論理装置・・・ＬＭ
（１）・・・に供給する。さらにアンド機能ゲートＥｓ
ｈには前述の信号「Ｓｈ］が発生する。要求信号「Ｃｒ
ｅｑ」が現われしかもバツフアメモリが状態ｓ（ｎ−１
）＝１で表わされるように未だ完全には占有されていな
い時にはその都度ゲートＥｓｈはシフト信号「Ｓｈ］を
供給する。この場合このシフト信号は最終レジスタ以外
の、バツJ■■この状態をＳｈ＝Ｃｒｅｑ−ｓ（ｎ−１
）の形式で表わすことが出来る。この条件が満たされる
場合にはクロツク信号（図示されていない）に応答して
シフト動作が行なわれる。このことはクロツク信号がシ
フト信号「Ｓｈ」が発生する条件に依存していることを
意味する。所望ならばこの信号［Ｓｈ」を確認信号「Ｃ
ａｃｋ」として使用して要求信号「Ｃｒｅｑ」に応答し
たことを表わす。これは入力端子１Ｎに供給されたデー
タが実際に第一区分（ＲＥＧ（０））に記憶されたこと
を意味する。斯様にバツJャAメモリの完全なデータ内容
を一区分をープロツクとしてシフトさせることが出来る
。尚ゲートＥｓｈを論理装置ＬＭ（０）に含ませること
も出来る。同様に、ゲートＰ１およびＰ２を任意の論理
装置ＬＭ（１）に含ませることも出来る。さらに第２図
にＳＦＩで示した線路はバツフアメモリの外部に延在し
ているものであつて、ＳＦＩ＝Ｓ（０）はＳ（０）＝１
である限りすなわちＲＥＧ（０）がデータを含んでいる
限りＳＦＩは論理値「１」であることを示している。こ
れはバツフアメモリが尚もデータを含んでいるためにデ
ータが出力母線０ＵＴＢに存在することを表わしている
。第３図および第４図はバツJャAメモリを固体集積回路
形態で構成した場合にこのバツフアメモリの区分の一例
を示す図である。

第２図に示すバツフアメモリのモジユラリテイは種々の
解決法を可能とする。すなわち第３図に示す符号ＶＩＯ
，・・・ＶＩ（ｎ−１）はバツJャAメモリの少なくとも
この単位区分毎に集積化が可能であることを示しており
、さらにＲＥＧ（０）を論理装置ＬＭ（０）を有する集
積回路に組込むことも出来る。全ての区分ＶＩｉ間の接
続は第３図に上側に示すレジスタ区分において出力母線
０ＵＴＢによつて形成し、従つてこれら接続は一つの区
分から次の区分へデータをシフトさせるため図示の母線
０ＵＴＢ内において順次のバツフアメモリの各区分の各
段間の接続である０論理装置間の接続や他の入力および
出力信号を第３図には単一線束ＣＢによつて示す。同様
に、第４図には群ＨＩＲ当りすなわちレジスタＲＥＧ（
０）・・・ＲＥＧ（ｎ−１）の群ＨＩＲｌ・・・ＨＩＲ
ｐ当り集積化出来る状態或いは群ＨＩＬＭ当りすなわち
論理装置ＬＭ（０）・・・ＬＭ（ｎ−１）の群ＨＩＬＭ
ｌ，・・・ＨＩＬＭｍ当り集積化出来る状態を示してい
る。さらに、一つの固体集積回路中に完全なバツフアメ
モリを構成することも可能であること勿論である。第５
図を参照して説明するが、各区分または完全なバツフア
メモリの連結も問題なく行ない得る。第５図はバツJャ
Aメモリ区分（１）のレジスタＲＥＧ（１）を制御する
ためのこの区分の論理装置ＬＭ（１）の一実施例を示す
。

本実施例においては、この論理装置は７リツプJャ鴻cプ
ＦＦｉを具えており、このフリツブフロツプはセツト入
力端子Ｓとりセツト入力端子Ｒと出力端子Ｑ，Ｑとを有
している。さらに図には四つの論理アンド機能ゲートＥ
ｌ，Ｅ２，Ｅ３，Ｅ４を示してある。この論理装置の構
成は簡単であり、この論理装置は、使用メモリ素子すな
わち７リツプフロツプがレジスタのメモリセルと同様に
それ自体を読取ることが出来る場合には、そのバツフア
メモリを適切に動作させる。この目的のために、例えば
エツジでトリガされるＤ形の７リンプJャ鴻塔vを使用す
ることが出来る。これらフリツプフロツプは市場で入手
出来るものである（例えば型番７４ＬＳ７４）。本発明
の他の好適実施例においては、アンドゲートその他の論
理素子を使用することも出来る。さらにメモリ素子とし
てマスタースレーブ形７リツプフロツプを使用すること
も出来る。このような場合に本質的なことは論理装置に
よつて実行されるべき論理機能を実際に実現出来ること
である。またマスタースレーブ形７リツブJャ鴻cプを使
用する場合には、一個のクロツクパルス信号ではなくて
少なくとも二個のクロツクパルス信号を使用する必要が
ある。この点については本出願と同日出願の特開昭５４
−８９４４０号（特願昭５３−１５３６０６号）にその
詳細が説明されている。この論理装置で実行される機能
はこのバツフアメモリを制御するための所望の信号を発
生することにある。これら信号としてはこの場合、信号
ＳｅｌＯｕｔ（１）はデータを読取つて出力母線０ＵＴ
Ｂに送るレジスタＲＥＧ（１）を選択する信号である。

条件Ｓ（１）・ｊ〒べ，賃ｉが「真理」である（すなわ
ちこれが論理値「ｌ」を有する）場合には、この信号Ｓ
ｅｌＯｕｔ（１）＝１が生Ｃる。この条件を満足するか
どうかはアンド機能ゲートＥ４で決められる。この場合
、当該区分は記憶状態にある必要があるので、この区分
の状態信号ｓ（１）はｓ（１）＝１である。さらに、バ
ツフアメモリオ工？瘤−：＝種ｊ−；は高位の区分の論
理装置ＬＭ（１＋ｌ）で行ない論理装置ＬＭ（１−１）
に対してはＬＭ（１）が行なう。

またこの決定はアンド機能ゲートＥ３で実行する。すな
わちこのグートでは、＾べｓ（ｊ）＝１かどうＪ：１か
すなわちレジスタＲＥＧ（１）およびこれに続く全ての
レジスタが空き状態にあるという条件（状態信号ｓ（１
）＝０）を満たすかどうかを決定する。

尚ここで記号○はブールアンド機能を示す記号である。
さらにＳｈ＝ｓ（ｎ−１）・Ｃｒｅｑ信号は第２図を参
照して既に説明したようにゲートＥｓｈで形成されるシ
フト信号である。

このゲートとゲートＰｌ，Ｐ２とを一つの論理装置内に
収容することが出来る。第２図においては破線で示すよ
うにゲートＰ１およびＰ２を論理装置ＬＭ（１）に、ゲ
ートＥｓｈを論理装置ＬＭ（０）に夫々収容した状態と
して示してある。集積回路形態で構成する場合には、反
復性を維持するために前述のゲート作用は多数回生じ得
る。さらにこれらゲートには所望の信号「Ｓｈ」すなわ
ちＣｒｅｖｅｒ８およびＣｒｅｑＯｅｒｓを得ることが
必要である限り信号ＣｒｅｑおよびＥｒｓが供給される
。尚、第６図についての説明も参考となる。そこにはＬ
Ｍ（１）のゲートＥ１およびＥ２にどのようにしてグー
トＰ１およびＰ２を含ませることが出来るかが示されて
いる。次に状態信号に関してであるが、フリツプフロツ
プＦＦｉの入力端子ＳおよびＲを介して状態をセツトお
よびりセツトする方法は多数存在する。

すなわち、第一の方法は：信号Ｓｅｔ（１）＝Ｃｒｅｑ
−庁ｉ−ｓ（Ｈ）を使用してセツトを行ない、信号Ｒｅ
ｓｅｔ（１）＝Ｃｒｅｑ−Ｅｒｓ−ｓ（１±１）を使用
してりセツトを行なう。

これら条件は各区分の論理装置毎の論理アンド機能ゲー
トを用いて簡単にモニタすることが出来る。しかしなが
らこの選択にも欠点がある。すなわちバツJャAメモリが
自己安定形でないことである。例えば、故障によつて誤
り状態信号ｓ（１）が生じると、この誤り状態信号が水
久に誤つた状態と成し得る。第二の方法は：セツトに対
しては信号Ｓｅｔ（１）＝Ｃｒｅｑ−ｉ〒１八１ｓ（ｊ
）を使用し、りセツトに対し：ニ缶二＝二電゛Ｊ．：÷
ゲートを用いて簡単にモニタすることが出来る。

この場合記号＾の意味は前述の場合と同様である。この
選定によつてバツフアメモリを確実に安定にする。すな
わち、状態信号ｓ（１）に誤りがあつても水久に誤つた
状態とはしない。この誤りは時間の経過と共に消失する
。しかしながら、一般にはデータの損失が生じる。第三
の方法はこのデータ損失を最小にする方法であつて好適
な解決法である：セツトに対してはＳｅｔ（１）＝Ｃｒ
ｅｑ−１『ｓ（１−１）でありりセツトに対してはＲｅ
ｓｅｔ（１）＝石τ〒・Ｅｒｓｊχ？１Ｓ（ｊ）である
。

この条件もまた論理装置によつて簡単に実現することが
出来る。これを第５図にアンド機能ゲートＥ１およびＥ
２を経て行なう。このゲートＥ１は条件Ｃｒｅｑ−石ｔ
−Ｓ（１−１）をモニタし、ゲートＥ２は条件石？〒・
Ｅｒｓ．罪寸、？ｎをモニタする。それによつてブリッ
ジじ口１ツブＦＦｉの入力端子Ｓをこれら条件を満たす
場合に作動させる。前者の場合にはｓ（１）＝１となり
、後者の場合にはｓ（１）＝１となる。第２図に示すゲ
ートＰ１およびＰ２を論理装置ＬＭ（１）の各々に含ま
せることも出来る。

この場合第６図からも明らかなように信号Ｃｒｅｑ−ｄ
玉および杆萌・Ｅｒｓの代わりに区分毎の全ての論理装
置に沿つて信号線路［Ｅｒｓ」および「Ｃｒｅｑ」が延
在している。適切な動作を行なわせるためには、Ｓｅｔ
（１）に対する条件を信号［Ｃｒｅｑ玉「Ｅｒｓ」信号
の反転された信号および状態信号ｓ（１−１）によつて
ゲートＥ′１でモニタすることが出来る。同様に、りセ
ツト（１）に対する条件をこの場合には信号「Ｃｒｅｑ
」の反転信号、信号「Ｅｒｓ」および条件ｊ？ＧｌＳ（
ｊ）によつてゲートＥ′２でモニタすることが出来る。
第５図に示す回路配置は論理装置ＬＭ（０），・・・Ｌ
Ｍ（ｎ−１）の全てに対して使用出来るものである。

論理装置ＬＭ（０）の場合には、入力である状態信号ｓ
（１＋ｌ）は存在しないが、この入力信号は水久に論理
値「１」を取ることを要求するのである。同様に論理装
置ＬＭ（ｎ−１）に対するＪ．Ｙｌ＋．１珂を有する入
力信号はこの装置が氷久に論理値「１」を有することを
要求する。このバツフアメモリを拡張する場合には、こ
れら入力端子を前位または後位のバツフアメモリに結合
出来るようにするために所要に応じて普通の信号路中に
含ませることも出来る。従つて、著しく簡単な方法で拡
張することが出来る。このバツJャAメモリを簡単に拡張
させる際に留意することは、特にバツフアメモリを集積
回路で構成している場合には、全ての信号線路を（次段
または前段のバツフアメモリに対して）拡張しなければ
ならないということを必らずしも意味するものではない
。

この場合には、次段のバツJャAメモリの「Ｃｒｅｑ」信
号入力端子を前段のバツフアメモリのＳＦＩ信号出力端
子へ相互接続させることおよび前段のバツフアメモリの
「Ｅｒｓ」信号入力端子を次段のバツJャAメモリの「Ｃ
ａｃｋ」信号出力端子に接続することで十分である。前
述した説明からも明らかなように、出力母線０ＵＴＢを
後続のバツフアメモリの［Ｎ線路に接続する。この場合
、遅延時間が増大することに留意すべきである。すなわ
ち、追加接続したバツフアメモリ単位当り、一ユニツト
（−ユニツトとは一個のバツフアメモリを経る場合に生
ずる最小遅延時間である）だけ遅延時間が増加する。し
かしながら、この解決方法によれば、集積回路化したバ
ツフアメモリは過剰な個数の人力端子および出力端子を
必要としない本発明は上述した実施例にのみ限定される
ものではなく、多くの変更および変形を行ない得ること
から明らかである。

【図面の簡単な説明】

第１図は本発明による固定入力位置および可変出力位置
を具えるフアーストーイン，７アーストーアウト方式の
バツJャAメモリを示す線図、第２図は本発明によるバツ
フアメモリを更に詳細に示すプロツク線図、第３図およ
び第４図は固体集積回路形態で構成したバツJャAメモリ
の区分の一例を示す線図、第５図はバツフアメモリのあ
る段の論理装置の一例を示すプロツク線図、第６図は第
２図および第５図の一部分をわずかに変更して示した詳
細図である。ＦＩＦＯ・・・・・・バツフア装置、ＩＮ・・・・・・
入力端子、Ｔ（０）・・・Ｔ（ｎ−１）・・・・・・レ
ジスタ区分、０ＵＴＢ・・・・・・出力母線、ＲＥＧ（
０）〜ＲＥＧ（１−１）〜ＲＥＧ（ｎ−１）・・・・・
・レジスタ、ＵＯｌ〜ＵＯｋ，Ｕｉｌ〜Ｕｉｋ，Ｕ（ｎ
−１）１〜Ｕ（ｎ−１）Ｋ，Ｅｌ〜Ｅ３，Ｅ′１〜Ｅ′
３，Ｅ４，Ｐ１，Ｐ２，Ｅｓｈ・・・・・・アンド機能
ゲート、ＬＭ（６）〜ＬＭ（ｎ−１）・・・・・・論理
装置、ＦＦｉ・−・・・・７リツプJャ鴻cプ。

Claims

【特許請求の範囲】１ファースト−イン、ファースト−アウト方式のデー
タバッファメモリにおいて、区分毎に順次に配設された
多数のレジスタと、第一レジスタに接続され、書き込む
べきデータを導入する入力装置と、すべてのレジスタと
選択的に接続され、該レジスタを経てデータをバッファ
メモリより読み出す出力母線と、バッファメモリに書き
込まれたデータを、書き込みおよび利用可能な空きレジ
スタが存するという要求に応じて、第一レジスタより１
レジスタづつ確実に前進させるように、各レジスタと夫
々組合わされた論理装置とより成り、使用中の論理装置
は、その関係レジスタが全占有かどうかを示す状態信号
を発生し、また前記の論理装置は、隣接の論理装置より
の状態信号を受信し、この状態信号から、入力から最も
遠い全占有レジスタより読み出させる制御信号を発生す
る装置を有することを特徴とするデータバッファメモリ
。２前記論理装置は主として前記バッファメモリの区分
毎に設けられており、ｎ個のレジスタ（０、１、・・・
（ｎ−１）を具える前記バッファ装置内の前記論理装置
は次に掲げる信号、すなわち、ａ）信号ｓｅｌｏｕｔ（
ｉ）＝ｓ（ｉ）・▲数式、化学式、表等があります▼、
すなわちこの信号はこの条件が満足される場合には前記
バッファメモリの最終区分から見て最初に占有状態にあ
るレジスタであるレジスタ（ｉ）を選択することが出来
従つて該レジスタを前記出力母線に接続することが出来
ることを表わしており；ｂ）信号ｓｈ＝ｓ（ｎ−１）・
ｃｒｅｄ、すなわちこの信号はこの条件が満たされる場
合には要求信号（ｃｒｅｑ）の発生に応動して前記バッ
ファメモリの全記憶内容を一つの区分を越えてシフトさ
せるためのシフト信号であり、この場合、前記要求信号
は前記バッファメモリの外部から発生しおよびデータを
前記入力端子に供給することを表わしており、さらにこ
の要求は前記バッファメモリの少なくとも最終区分が空
き状態にある場合に許容され、この際この空き状態は後
者の前記区分のレジスタ（ｎ−１）の状態信号ｓ（ｎ−
１）＝１によつて表わされるものであり；を発生するこ
とを特徴とする特許請求の範囲１記載のデータバッファ
メモリ。３前記論理装置は信号ｓ（ｉ）をセットするための信
号を発生することが出来、この信号ｓ（ｉ）は要求信号
（ｃｒｅｑ）が供給された結果条件ｃｒｅｑ・ｅｒｓ・
ｓ（ｉ−１）が満足された場合にレジスタ（ｉ）の占有
状態を表わす状態信号でありそれによつてレジスタ（０
）は前記バッファメモリの外部からのデータによつて占
有されるか或いはｉ≠０であるとしたときレジスタ（ｉ
）がシフト信号に応答してデータで占有されるが、この
場合これらレジスタのいずれもが同時に前記出力母線を
介して空き状態にされることはなくてｉ＝０を除いた少
なくとも前位のレジスタ（ｉ＝１）はデータで占有され
ておりこのとき該空き状態は当該レジスタの外部からの
確認信号（ｅｒｓ）によつて示され；さらにｓ（ｉ）＝
０となるための状態信号は前記レジスタ（ｉ）が前記出
力母線を介して空き状態とされ同時には再び占有状態と
されなかつたことを表わしており、この際少なくとも次
のレジスタ（ｉ＋１）が空き状態である（ｒｅｓｅｔｓ
（ｉ）＝ｃｒｅｑ・ｅｒｓ・ｓ（ｉ＋１）として書き表
わされる）ことを特徴とする特許請求の範囲２記載のデ
ータバッファメモリ。４前記論理装置でｓ（ｉ）＝１となる状態信号を形成
する場合には、条件ｃｒｅｑ・ｅｒｓを満足しており、
このことは書込み要求が入力（レジスタ（０））に現わ
れた時すなわちレジスタ（ｉ）に夫々シフトが行なわれ
た時に前記レジスタ（ｉ＋１）は同時に読取られないの
で（ｅｒｓ）、前記レジスタ（ｉ）の前位の全てのレジ
スタは占有状態にあることを意味しており；さらに条件
＠ｃｒｅｑ＠・▲数式、化学式、表等があります▼を満
足している場合にはｓ（ｉ）＝０となる状態信号を形成
し；このことは書込み要求（ｃｒｅｑ）が存在しておら
ず前記レジスタ（ｉ）が空き状態（ｅｒｓ）にあつてそ
れに続く全てのレジスタが空きであるという条件に従つ
ている時に生じることを特徴とする特許請求の範囲２記
載のデータバッファメモリ。５前記論理装置によつて、ｓ（ｉ）＝１となる状態信
号を形成するため条件ｃｒｅｑ・＠ｅｒｓ＠・ｓ（ｉ−
１）を満足させ、これは書込みのための要求が現われ（
ｃｒｅｑ）ｉ＝０を除いた前位の占有状態にあるレジス
タ（ｉ−１）の読取の要求が同時に存在しない＠（ｅｒ
ｓ）＠の場合であり；ｓ（ｉ）＝０となる状態信号を形
成するため条件＠ｃｒｅｑ＠・ｅｒｓ・▲数式、化学式
、表等があります▼を満足させ、これは書込みのための
要求が存在せず＠（ｃｒｅｑ）＠前記レジスタ（ｉ）を
空き状態にしている期間（ｅｒｓ）であつてこれに続く
全てのレジスタが空きであるという条件を受ける場合で
あることを特徴とする特許請求の範囲２のデータバッフ
ァメモリ。６状態信号ＳＦＩ＝ｓ（０）は前記バッファメモリの
出力端子に現われて前記バッファメモリの少なくとも一
個のレジスタにデータが存在することを表わしているこ
とを特徴とする特許請求の範囲１ないし５のいずれか一
つに記載のデータバッファメモリ。７データバッファメモリは固体集積回路であることを
特徴とする特許請求の範囲１ないし６のいずれかに一つ
に記載のデータバッファメモリ。８レジスタおよびこれと関連する装置はバッファメモ
リの少なくとも単位区分毎に固体集積回路を形成してい
ることを特徴とする特許請求の範囲６記載のデータバッ
ファメモリ。９前記バッファメモリは少なくとも一群のレジスタと
少なくとも一群の論理装置とから成り、該群は固体集積
回路であることを特徴とする特許請求の範囲６記載のデ
ータバッファメモリ。