JPS59210593A - 信号電圧昇圧回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はグイナミンクメモリの信号電圧昇圧回路に関す
る。ダイナミックメモリの高集積化が進むに伴ない、ト
ランジスタの耐圧の点から電源電圧（ｖｃｃ）も下けさ
るをイワない。しかし、信−５３対雑音比あるいはα粒
子によるンフトエラーを低減するには、メモリセルを構
成する容量ｔＹに十分大きなＳ己干、き電荷を蓄２１す
る必要かある。このためには、メモリセルに電源電圧息
子の高い゛眼圧を加え、十分な庫；荷を蓄えることが必
要である。

本発明は電圧状態によって変化する静電界１１１を利用
して、メモリセルに加わる電圧を電源’ｒＬ圧以」−に
Ａ圧することにより丑記］」的を達成するものである。

以下、本発明の詳細な説明する。

ます、本発明をダイナミックメモリのデータ線ｉＧ＋’
ｉ電圧補償回路に適用した実施例について説明する。従
来のデータ線高電圧補償回路では、データ線に現われた
微小信号電圧の増幅に際しセンスアンプのフリップフロ
ップ接続のため、あるレベルまで低下した高電圧側デー
タ線の電圧は、データ線賃゛市川補償回路を用いてもＴ
′ｌｌｔ源電圧までしか」−げることかできない。従っ
て、トランジスタの微４１１　化に伴ない電源電圧が低
下すればメモリセルに書き込まれる電圧も低下し、情報
保持時間および耐α線特性なとのメモリ特性か劣化する
ことは避けられない。

第１図は］高電圧側データ線の電圧を電源電圧以上に上
昇させてメモリセルに書き込むことによって」−記欠点
を補なうようにした実施例、第２図はその要部の信号波
形を示し、」−記ｌ１１４図を用いて動作を説明する。

第１図において、１は従来回路で用いられているセンス
アンプ、２は本発明を適用したデータ線］“１、゛、電
圧補償回路、３はメモリセル、ダミーセル。

データ線プリチャージ回路などを一括して示したもので
ある。また、Ｑ１〜Ｑ７はＭＯＳ’取界効果型トランジ
スタ（以下ＭＯ３Ｔと略記する）、ＱＡ−Ｑｃはそれぞ
れソース、ドレインを短絡しゲートとの間のゲート容量
を容量ＣＡ−Ｃｃとして使用したＭＯ５Ｔ、φ、および
φ２　は制御信号である。

ます回路３内のメモリセル（図ボせず）より読み出され
た微少信号は制御信号φ２　によりセンスアンプ１で差
動増幅され、データ線４，５のいずれか一方が放電して
ほぼＯＶになるか、このとき高電圧側のデータ線の電圧
も低下してしまう。この低下ｔだ高電圧側データ線を十
分な高′ｉＦ圧まで補償するためにｆｌ：ＪＩ　’ａｌ
信号φ１　が印加される。

すなわち、データ線４が高電圧側データ線となった場合
、信号線６はプリチャージされた′電圧（Ｖｃｃ−Ｖ、
　　、ただし、Ｖ、：ＭＯ３Ｔのしきい電圧）のままで
あり、信号線７はＱ２　を通じてデータ線５へ放電され
、はぼＯｖとなる。ここで、制御信号φ、（＝Ｖｃｃ）
が印加され、ＱＡ、Ｑ。

のゲート容量ＣＡ、ｃｏ　を介して信号線６，８を、プ
リチャージされた電圧からさらに昇圧する。

これに対し、Ｑ　はゲートがほぼＯＶであるため、その
ケート容ｈＹＣＢ　は容量として動作せず、信号線７は
ほぼＯｖのままである。一方、信号線８の刃圧された電
圧が、信号線６によりゲート電圧を高められたＱ３　を
通じてデータ線４に供給されるため、データ線４の電圧
はｖｃｏ＋Δ岑。となり、電源電圧以上への昇圧が実現
される。

すなわち、従来のデータ線高電圧補償回路ではｃｏ　を
１没けず、信号線８には単に電源電圧が印加されており
、このため高電圧側データ線はＶ。Ｃに達するのみであ
った。これに対し未発明においてはＱｃ　を設け、その
ケート容部ＣＣによりデータ線電圧を電源電圧以」二に
昇圧するものである。なお、本発明においては信号線６
．７のいずれか一方が放電してほぼＯＶになる性質を利
用し、データ線４，５に電荷を供給するための容量Ｃ６
をデータ線４，５に共通に使用している点に特長を有す
る。また、本実施例ではＱｃ　　を設けてそのゲート容
量Ｃｃ　　を用いる場合を示したが、この容量Ｃｃ　　
は必ずしもゲート容量に限らず、通常の静電容量を用い
ることができる。

なお、信号線６，８の電圧Ｖ、、Ｖ、　　は次式で表わ
される。

％　＝　　ＣＡ／　（ＣＡ　　＋　（ｇ　　）ｘｖｌ　
＋　Ｖ（ＣＶＴ　　　　　　　・・・　（１）Ｖ、＝　
ＣＢ／　　（Ｃｃ十Ｃ８＋ＣＤ）　　ＸＶ、＋Ｖｃｃ、
−２Ｖ丁・・・（２） ここに、 ＶＩ：制御信号Φ１　の振幅（Σｖ（：ｃ）ＶＴ：ＭＯ
３Ｔのしきい電圧 ＣＡ：　ＱＡのケート容量（ブートスドラ・ンブ容：、
ｊ、、　）Ｃ５：　ＱＢのゲート容量（ブートストラン
プＣコニ　Ｑｏのゲート容邦（ブートストランプＣ，：
イ１Ａ４１１号線生容量 Ｃ２　　４１１号線７の寄生容ｊ政 Ｃ３．侶号線８の寄生容量 Ｃ，：データ線容量 信号線６．８に得られる電圧値は次の通りである。すな
わち、（１）式から信号線６の電圧１よ、イ言ー弓線７
の寄生容量Ｃ，を小さく、ブートストう・ンプ容量ＣＡ
　を太きく（１：５程度）すること番こより、はぼ　１
．８Ｖｃｏ−Ｖ□　にすることができる。また、信号線
８の電圧は、（２）式から上記と同様（こ６邦＝を５周
節することにより、はぼ１．８Ｖ，、、　−２Ｖ丁にす
ることができる。（２）式のデータ線容量ＣＤはＱ３　
　を介して作用するため、昇圧特性に大きな影響はない
。このように、データ線の電圧は、１　、　８　ＶＣ（
、　　２　ＶＴ　　にまで昇圧することができる。

このように本発明を用いることにより、高電圧側データ
線を電源電圧より高いＶ。ｏ＋　Ａ　Ｖ、Ｃにし、メモ
リ特性の劣化を防止することができる。

次に第３図は、第１図において信号線８のプリチャージ
電圧がＶＣ，−２ＶＴ　　と低いためｙ正特性か悪い点
を改良し、プリチャージトランジスタとしてＭＯＳ　　
Ｔ　（Ｑ８．Ｑ、）を伺加した実施例である。この場合
、Ｑ８．Ｑうに印加する制御信号はデータ線４，５をプ
リチャージする制御信号と同じ＜　φ、　　（φ、　＜
　ＶｃＱ＋Ｖ丁）テあり、コノＱ３．Ｑ９番こよって信
号線８をＶｃｃにまで充電し、昇圧特性の劣化を防止す
る。なお、本実施例および後述する各実施例においては
簡単のため、データ線容量Ｃ，）ならひに信号線６，７
．８の寄生容量Ｃ４゜Ｃ２，Ｃ３は記載を省略する。

第４図は同じく第１図において、信号線６，７のプリチ
ャージ電圧がｖｃｏ−ＶＴ　であるのをＶＣ。

にまで」−ｙさせるため、データ線４，５にプリチャー
ジ川トランジスタとしてＭＯＳ　　Ｔ　（Ｑ、ｏ。

Ｑ　）を付加した実施例である。　また、第５図１ は第１図におけるＱ、、Ｑ２　　をノリップフロンプ接
続する代りに、制御信号φ３　を印加した実施例、第６
図はその要部の信号波形図である。その回路動作は第１
ＩΔと同様に行なわれる。すなわち、制御信冴φ、のプ
リチャージ１１！ｊの電圧か■。０ならは信号線６，７
．８の昇圧特性は第１図と同様であり、制御信号φ３　
としてＶ。０以上の振幅のパルス偶号を印加すれば、第
４図の場合と同様にシ１圧斗１性を向」−さぜることが
できる。

第７図は、第１図の回路にＭＯＳ　　Ｔ（Ｑ　　）を伺
加すると共に、信号線８を充電するためのＱｏ　　に（
）ノ制御信弓φ、を加えるようにした実施例、＞；８図
はその要部の信−う波形図である。本実施例では電圧が
低下した高電圧側データ線４を、制御信号φ４　を高電
圧とし、導通状１ルになったＱ１２を通してデータ線４
を一瓜Ｖ。０に充電する。次いて、φ　を低電圧として
Ｑ　をカン）・オフにしＦｌノ＋斗１２ 列信号φ　を印加すれはＣ３により信５線８がＡ圧され
、データ線４はｖ＋７ｊｖｏｏに充ｊしされｃ る。

第９図は第７図の回路においてＱ、　、、　Ｑ、　　に
第５図の場合と同様にパルス制御信号φ３　を印加して
動作させるようにした実施例であり、その動作は第７図
と同様に行なわれ、各部の信号波形は第８（Δと同様で
ある。

以」二は木・発明をデータ線の′重圧上昇に適用した場
合であるか、次に本発明をワード線の電圧１圧に適用し
た実施例について説明する。

第１０図は本発明をワード線電圧昇圧に適用した実施例
、第１１図はその要部の信号波形図である。なお本実施
例においても、ワード線のうち１本が選択状！ルーにな
り、他が非選択状態である性質を利用し、各ワード線を
昇圧するための容・＊　Ｃ４を共通に使用する。

第１０図において、Ｑｌ３は信号線９をｖｃｃにプリチ
ャージするだめのＭＯＳ　　Ｔ、Ｃ４はに配信ＩＪ−線
９をＶ、。からさらに高電圧に昇圧するための容、Ｔｉ
ｉ、、Ｑａｌ〜Ｑａ、、は選択されたワード線電圧をＲ
圧するためのＭＯＳ　　Ｔ、Ｑｌ、ｌ〜Ｑ工は各リード
線Ｗ１〜Ｗｎ（−例として６．４　Ｋｂｉｔメモリの場
合、　２５６本）に接続されたＭＯＳ　　Ｔ、ＣＷｌ　
〜Ｃは信号線Ｗ、−Ｗａ１１のうち選択ごれたものを）
１圧するため、それぞれＭＯＳ　　Ｔ（Ｑ、１〜Ｑ、ｖ
ｎ）のドレイン、ソースを知略しケートとの間に形成さ
れたゲート容量、１０はデコーダなとの従来回路をまと
めて；ｌ＜　したものである。なお、Ｑ、１　〜Ｑｏ１
１はワード線駆動用のＭＯＳ　　Ｔである。

最初にワード線Ｗ１〜ＷｎはＯＶ、Ｗａ、〜Ｗａ、。

もＱｂｌ〜Ｑ、１１が導通状ｆｕ、になっているため０
■、Ｑａｔ〜Ｑａ、ｔはカットオフ状想；、偶号線９は
Ｑ、３によりＶ。Ｃにプリチャージされている。ここで
、回路１０内のデコーダで選ばれたワード線をＷｌとす
ると、残りのＷ２〜Ｗｎは非選択状ｙｙ（０’Ｖ）のま
まである。

ワード線Ｗ１が選択すなわちＱ。１のゲートが高電位に
され制御イ菖号φ８　が高電位（■。。）になると、ワ
ード線Ｗ１は高電位となる。このとき、制御２１信号φ
６　はｖｃｏ＋ΔｖＣＣになっており、Ｑｂｌを通じて
信号線Ｗよ１もＶゆになる。次に、制御信号φ１　が高
電位になると信号線９はＣ４によってｖＣｏからさらに
昇圧されると共に、信号Ｖ１．Ｗａ、はＣによってＶ。

０から昇圧される。このとき、制Ｗ制 御仏号φ６　はｖｃｃに下っており、このためＱｂ＋は
カントオフになっている。一方、信号線Ｗユ１かＩＩ圧
されたことによりＱａｌは導通状ｊルｄなり・、ワード
線Ｗｌは■。Ｃから■、。十Δｖｃｃに昇Ｊ１［される
。

この場合、ワード線を昇圧する従来の手段として、第１
０図のφ　を昇圧する方法もあるが、非× 選択ワード線に接続されたＭＯＳ　　Ｔ（Ｑｏ２　〜Ｑ
ｃ、　）のソース・ドレイン間の電圧か高くなってＭＯ
Ｓ　　Ｔの耐圧を高める必要があり、このためＭＯＳ　
　Ｔのチャネル長を長くしなければならない欠点がある
。この点は本発明を用いれば、Ｑｃ２〜Ｑｃ１のドレイ
ン電圧はφ、の電圧■。。であり、上記のようにＭＯＳ
　　Ｔの耐圧を高くする等の欠点は解消する。このよう
に、本発明においては、多数の４８号を１個の容量Ｃ４
で昇圧することができる。

なお以上の実施例はいずれも２交点／ビンｌ−型メモリ
に本発明を適用した場合であり、そのチップ玉の全体の
構成の一例を第１２図に示す。ここで、１１はデータ客
泉、１２はメモリセル、１３はリート線である。

また、本発明は２交点型メモリに限らす１交点／ビット
型メモリに適用することもできる。第１３図は本発明を
適用した１交点／ヒント型メモリＬＳＩのチップ構成例
を示し、１４および１５はメモリセル、タミーセル、プ
リチャージ回路を一括して示したものである。

以上のように、本発明においては）Ｆ圧の？；：＋低に
応じて容ｊ′ＴＩ−値の変化する容量を用いて、選択的
に電源電圧以上に昇圧する回路を用いることシこより、
メモリセルに電源電／ＩＥ以七の電圧を蓄桔することか
でき、メモリの特性向トに大きな効果を看するものであ
る。

【図面の簡単な説明】

第１図第３図第４図第５図第７１Δ第９図第１０１４は
いずれも本発明を２交点／ピント型メモリに適用した実
施例を示す回路図、第２図第６図第８１４第１１（Δは
各要部の信号を示す波形図、第１２図は同じくチップ全
体の構成例を示す説明図、第１３図は本発明を１交点／
ピッｌ−型メモリに適用した場合のチップの構成例を示
す説明図である。 ４　、５　・・・データ線、６　、７　、８　、９　、
　Ｗａｌ　　−Ｗａｎ・・・イ＋）：　−”ｉ　腺、Ｃ
２、〜Ｃ０，Ｃｗ１〜Ｃ−・・・　　ケート容？ｉ：：
　、　　Ｃ４・・’静電容量、Ｑ、〜Ｑ、２．ＱＡ−Ｑ
ｃ、。 Ｑａ１〜Ｑ、、ｌ’ｌ　’　Ｑｌ、Ｉ　−％ｎ　’　Ｑ
ｃｌ〜Ｑｃ、ｌ・・・ＭＯ３電界効果型トランジスタ、
Ｗ　ｌ　−Ｗ　ｎ・・・ワード線。 矛　、！；　　圀 士　　　　乙　　　　Ｍ ＋　７　口 栄　参　　Ｍ 、に−η　″ オ　ツ　図 牙　１０　図 中　ｌｌ　　図

Claims (1)

【特許請求の範囲】
1. それぞれ第１と第２のデータ線にソースを接続し第１と
   第２の信号線にゲートを接続した第１と第２の′上界効
   果）・ランジスタと、１−記第１と第２ノ電界効果ｉ・
   ランジスタのドレイン間を接続する第３の信号線と、ゲ
   ートを上記第１と第２の各信号線に接続しソースとトレ
   インを一括共通接続した第３と第４の電界効果トランジ
   スタとを具備するデータ線高電圧補償回路において、上
   記一括共通接続点を容量を介して上記第３の信号線に接
   続し、上記第１と第２のデータ線の電圧がそれぞれ所定
   の電圧に変化したとき高電位となる制御信号を−１−記
   一括共通接続点に印加することを特徴とする信号゛正圧
   昇圧回路。