JPS6061995A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPS6061995A JPS6061995A JP58169051A JP16905183A JPS6061995A JP S6061995 A JPS6061995 A JP S6061995A JP 58169051 A JP58169051 A JP 58169051A JP 16905183 A JP16905183 A JP 16905183A JP S6061995 A JPS6061995 A JP S6061995A
- Authority
- JP
- Japan
- Prior art keywords
- potential
- chip enable
- bit line
- mode
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
Landscapes
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体メモリ装置、特に電気的書込み可能な読
出し専用メモリの改良に関する。ここにいう電気的書込
み可能な読出し専用メモリにはＥＰＲＯＭ（Ｅｌｅｃｔ
ｒｉｃａトＰｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｔ
ｂｌｙＭｅｍｏｒｙ ） 、！：、 Ｅ”ＰＲＯＭ（Ｅ
ｌｅｃｔｒｉｃａｌ ＥｒａｇａｂｌｅＰｒｏｇｒａｍ
ｍａｂｌｅ Ｒｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ ）を
含むものとし、以下総称してＥＰＲＯＭという。
出し専用メモリの改良に関する。ここにいう電気的書込
み可能な読出し専用メモリにはＥＰＲＯＭ（Ｅｌｅｃｔ
ｒｉｃａトＰｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｔ
ｂｌｙＭｅｍｏｒｙ ） 、！：、 Ｅ”ＰＲＯＭ（Ｅ
ｌｅｃｔｒｉｃａｌ ＥｒａｇａｂｌｅＰｒｏｇｒａｍ
ｍａｂｌｅ Ｒｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ ）を
含むものとし、以下総称してＥＰＲＯＭという。
情報量の増大に伴なってメモリの大容量化が進んでおり
、このメモリの大容量化は多数のメモリセルを必要とし
、シタがってメモリセルを選択するためのビット線、ワ
ード線が増大し、その結果寄生容量の増大を招くことと
なる。寄生容量の増大はアドレスアクセス時間の遅れを
もたらすとともに、ＥＰＲＯＭの場合にはメモリセルへ
のデータの書込み後においてその書込みデータの検証を
する際に誤書込みを防止するためビット線電位を低電位
に落とす必要がある、その理由は、データの書込み後に
ビット線の電位が高電位（書込み電位）のままに保たれ
ているため、書込みデータの検証時においてあたかもデ
ータが書込まれている如く判断されたり１次０メモリセ
ルに書込む際に誤って書込まれたりする危険性があるか
らである。
、このメモリの大容量化は多数のメモリセルを必要とし
、シタがってメモリセルを選択するためのビット線、ワ
ード線が増大し、その結果寄生容量の増大を招くことと
なる。寄生容量の増大はアドレスアクセス時間の遅れを
もたらすとともに、ＥＰＲＯＭの場合にはメモリセルへ
のデータの書込み後においてその書込みデータの検証を
する際に誤書込みを防止するためビット線電位を低電位
に落とす必要がある、その理由は、データの書込み後に
ビット線の電位が高電位（書込み電位）のままに保たれ
ているため、書込みデータの検証時においてあたかもデ
ータが書込まれている如く判断されたり１次０メモリセ
ルに書込む際に誤って書込まれたりする危険性があるか
らである。
そしてかかる低電位に降下させることはチップイネーブ
ルアクセス時間の遅れを招くこととなる。
ルアクセス時間の遅れを招くこととなる。
ここで、従来のＥＰＲＯＭの一例を第１図に示す。第１
図において、１はデータ書込み用のｎチャンネル形ＦＥ
Ｔ（以下、書込み用トランジスタという。）を示してお
り、そのゲートに書込みデータＤｉｎ 、ドレインに書
込み電圧へ、カを与えられる。
図において、１はデータ書込み用のｎチャンネル形ＦＥ
Ｔ（以下、書込み用トランジスタという。）を示してお
り、そのゲートに書込みデータＤｉｎ 、ドレインに書
込み電圧へ、カを与えられる。
書込み用トランジスタ１のソースにはｎチャネルＦＥＴ
よりなるトランスファゲート２のドレインカー接続され
ており、そのソースにチップイネーブル用のｎチャネル
ＦＥＴ（以下、チップイネーブル用トランジスタという
。）４のドレインが接続され、こハ接続線がビット線Ｂ
Ｌを構成している。
よりなるトランスファゲート２のドレインカー接続され
ており、そのソースにチップイネーブル用のｎチャネル
ＦＥＴ（以下、チップイネーブル用トランジスタという
。）４のドレインが接続され、こハ接続線がビット線Ｂ
Ｌを構成している。
ビット線ＢＬにはフローティングゲートを有するｎチャ
ネル形のメモリセルトランジスタ（以下メモリセルとい
う。）３のドレインが接続されている。メモリセル３の
ゲートにはワード線ＷＬが接続され、ソースは接地され
ている。チップイネーブル用トランジスタ４のゲートに
はインバータ５を介してチップイネーブル信号ＣＦが入
力されるようになっている。このチップイネーブル信号
αの論理は外部入力端子での状態で示しており（第２図
）、 ）ランジスタ５のゲートの入力レベルはこの外部
入力での論理と同じものとする。一方、書込み用トラン
ジスタ１のソースとトランスファゲート２のドレインと
の接続点にはセンスアンプ７が接続されて出力を取出す
ようになっている。６はメモリセル３の負荷として働く
トランジスタであり、好ましくはイントリンシックタイ
プのものヲ用いると工い一トランジスタのスレシホール
ド電圧による電圧降下を抑制し、高いレベルで動作させ
ることができるからである。
ネル形のメモリセルトランジスタ（以下メモリセルとい
う。）３のドレインが接続されている。メモリセル３の
ゲートにはワード線ＷＬが接続され、ソースは接地され
ている。チップイネーブル用トランジスタ４のゲートに
はインバータ５を介してチップイネーブル信号ＣＦが入
力されるようになっている。このチップイネーブル信号
αの論理は外部入力端子での状態で示しており（第２図
）、 ）ランジスタ５のゲートの入力レベルはこの外部
入力での論理と同じものとする。一方、書込み用トラン
ジスタ１のソースとトランスファゲート２のドレインと
の接続点にはセンスアンプ７が接続されて出力を取出す
ようになっている。６はメモリセル３の負荷として働く
トランジスタであり、好ましくはイントリンシックタイ
プのものヲ用いると工い一トランジスタのスレシホール
ド電圧による電圧降下を抑制し、高いレベルで動作させ
ることができるからである。
次に動作を説明する（第２図参照）。まず、アドレスＡ
ｄｄが設定され、次いで出力イネーブル信号ＯＥが′Ｈ
′、チップイネーブル信号ＣＦが蟻Ｈ′となり、出力ピ
ンＤｏｕｔが高インピーダンス状態Ｈｉ−Ｚになる。次
に書込み電圧Ｖｆｌｐが加わり、さらに入力ビンＤｉｎ
よりデータが入力され、チップイネーブル信号ＣＥが％
Ｌ Ｉになって時間Ｔ１の間薔込みが行われる。次に
チップイネーブル信号ＣＥを再び％ ＨＩにすると１列
デコード信号ＣＤ、ワード線ＷＬ１７’ｌ信号が％ Ｌ
ｌになり、メモリセル３は選択されず、またトランジ
スタ４がオンになるためビット線ＢＬは低電位（はぼ接
地電位）となる。ここで、ビット線ＢＬを低電位とする
のは書込み後。
ｄｄが設定され、次いで出力イネーブル信号ＯＥが′Ｈ
′、チップイネーブル信号ＣＦが蟻Ｈ′となり、出力ピ
ンＤｏｕｔが高インピーダンス状態Ｈｉ−Ｚになる。次
に書込み電圧Ｖｆｌｐが加わり、さらに入力ビンＤｉｎ
よりデータが入力され、チップイネーブル信号ＣＥが％
Ｌ Ｉになって時間Ｔ１の間薔込みが行われる。次に
チップイネーブル信号ＣＥを再び％ ＨＩにすると１列
デコード信号ＣＤ、ワード線ＷＬ１７’ｌ信号が％ Ｌ
ｌになり、メモリセル３は選択されず、またトランジ
スタ４がオンになるためビット線ＢＬは低電位（はぼ接
地電位）となる。ここで、ビット線ＢＬを低電位とする
のは書込み後。
ビット線の電位が高電位のまま保たれていると書込後の
データ照合時にあたかもデータが書込む際に誤って書込
みされたりするおそれがあるからである。次に、出力イ
ネーブル信号部、チップイネーブル信号ＣＥを共に％Ｌ
ｌとし、データの読み出しを行うことにより書込みデー
タとの照合を行う。
データ照合時にあたかもデータが書込む際に誤って書込
みされたりするおそれがあるからである。次に、出力イ
ネーブル信号部、チップイネーブル信号ＣＥを共に％Ｌ
ｌとし、データの読み出しを行うことにより書込みデー
タとの照合を行う。
このように、従来ではチップイネーブル信号ＣＥ力Ｉｎ
’（これは読出し動作時では非選択を意味する。）のと
き、ビット線ＩｊＬの電位をほぼ接地電位とするのであ
るが、このことは読出しモードにおけるチップイネーブ
ルアクセスの遅れを招く原因となる。すなわち１通常読
出し時においては約１■（メ毛リセルが書込まれていな
いとき）から２Ｖ（メモリセルが書込まれているとき）
まで振れる（第３図、実線）のに対し、チップイネーブ
ル信号ＣＥによる非選択から選択動作をさせる際にはＯ
ｖから２ｖまで振れる（第３図、破線）ため、その分チ
ップイネーブルアクセスが遅れることになるからである
。
’（これは読出し動作時では非選択を意味する。）のと
き、ビット線ＩｊＬの電位をほぼ接地電位とするのであ
るが、このことは読出しモードにおけるチップイネーブ
ルアクセスの遅れを招く原因となる。すなわち１通常読
出し時においては約１■（メ毛リセルが書込まれていな
いとき）から２Ｖ（メモリセルが書込まれているとき）
まで振れる（第３図、実線）のに対し、チップイネーブ
ル信号ＣＥによる非選択から選択動作をさせる際にはＯ
ｖから２ｖまで振れる（第３図、破線）ため、その分チ
ップイネーブルアクセスが遅れることになるからである
。
そこで本発明は書込みおよび書込後の照合機能を損うこ
となく、チツブイネープルアクセスヲ高速化しうる半導
体メモリ装置を提供することを目的とする。
となく、チツブイネープルアクセスヲ高速化しうる半導
体メモリ装置を提供することを目的とする。
上記目的を達成するため、本発明によるＥＦＲＯＭは、
書込み終了後のビット線電位を通常読出し時のビット線
電位と等しい電位に低下させるようにした点に特徴を有
する。このようにすることによりチップイネーブル時の
電位の昇圧時間を短縮でキ、シたがってチップイネーブ
ルアクセスを高速化しうる。
書込み終了後のビット線電位を通常読出し時のビット線
電位と等しい電位に低下させるようにした点に特徴を有
する。このようにすることによりチップイネーブル時の
電位の昇圧時間を短縮でキ、シたがってチップイネーブ
ルアクセスを高速化しうる。
以下１本発明によるＥＰＲＯＭの実施例を図面に基づい
て説明する。
て説明する。
第４図に本発明によるＥＰＲＯＭの一実施例を示す。槙
４図において、第１図と同−又は重複する部分には同一
の符号を附し、その説明は省略する。
４図において、第１図と同−又は重複する部分には同一
の符号を附し、その説明は省略する。
第４図の構成中篇１図と異なる点は、チツプイネ−−ｊ
Ａ４Ｔｎランジスタ４のソースと接地の間に読出し時の
電圧と等しい値に保持する回路を構成するｎチャネルト
ランジスタ８が介挿されている点である。このトランジ
スタ８のゲートはドレインに接続されてダイオード動作
するようになっている。
Ａ４Ｔｎランジスタ４のソースと接地の間に読出し時の
電圧と等しい値に保持する回路を構成するｎチャネルト
ランジスタ８が介挿されている点である。このトランジ
スタ８のゲートはドレインに接続されてダイオード動作
するようになっている。
さて、このような構成とすることにより、書込みおよび
読出し動作は従来通りであり変るところはない。しかし
、書込み後のデータ照合のときには、第２図のＴ！の時
間だけチップイネーブル信号ＣＥがＳ Ｌ“であるため
、トランジスタ４がオンとなり、ビット線ＢＬは低電位
となる。このとき（ｎビット線ＢＬの電位はトランジス
タ８が直列に挿入されているのでトランジスタ８のしき
い値Ｎ１圧Ｖ。Ｈ（＝０．８Ｖ）分だけ接地′電位より
も高くなる。また、チップ非選択時も同様にビット線Ｂ
Ｌの電位もほぼしきい値電圧ＶＴＩＩとなる。したがっ
て第３図の実線と同様な特性となり、チップイネーブル
アクセス時間を短縮することがでとる。
読出し動作は従来通りであり変るところはない。しかし
、書込み後のデータ照合のときには、第２図のＴ！の時
間だけチップイネーブル信号ＣＥがＳ Ｌ“であるため
、トランジスタ４がオンとなり、ビット線ＢＬは低電位
となる。このとき（ｎビット線ＢＬの電位はトランジス
タ８が直列に挿入されているのでトランジスタ８のしき
い値Ｎ１圧Ｖ。Ｈ（＝０．８Ｖ）分だけ接地′電位より
も高くなる。また、チップ非選択時も同様にビット線Ｂ
Ｌの電位もほぼしきい値電圧ＶＴＩＩとなる。したがっ
て第３図の実線と同様な特性となり、チップイネーブル
アクセス時間を短縮することがでとる。
次に、第５図に他の実施例を示す。この例は第４図のト
ランジスタ８に代えてダイオード９を用いたものであり
、この場合にもチップ非選択時のビット線の電位をダイ
オード９０順方向電圧ＵＦ（−＝０，８Ｖ）とすること
ができる。
ランジスタ８に代えてダイオード９を用いたものであり
、この場合にもチップ非選択時のビット線の電位をダイ
オード９０順方向電圧ＵＦ（−＝０，８Ｖ）とすること
ができる。
以上の通り、本発明によれば％書込みおよび賓込後の照
合機能を従来通り維持、しつつ、チップイネーブルアク
セスを高速化することができる。
合機能を従来通り維持、しつつ、チップイネーブルアク
セスを高速化することができる。
第１図は従来のＥＰＲＯＭの回路構成の一例を示す回路
図。 第２図は各部動作を説明するためのタイミングチャート
、 第３図はチップイネーブルアクセス時間の説明図。 第４図は本発明によるＥＰＲＯＭの一実施例を示す回路
図。 第５図は他の実施例を示す回路図である。 １・・・書込み用トランジスタ、２・・・トランスフア
ゲ−）、３・・・メモリセルトランジスタ、４・・・チ
ップイネーブル用トランジスタ ８・・・電圧保持用ト
ランジスタ、９・・・電圧保持用ダイオード。 出願人代理人 猪 股 清
図。 第２図は各部動作を説明するためのタイミングチャート
、 第３図はチップイネーブルアクセス時間の説明図。 第４図は本発明によるＥＰＲＯＭの一実施例を示す回路
図。 第５図は他の実施例を示す回路図である。 １・・・書込み用トランジスタ、２・・・トランスフア
ゲ−）、３・・・メモリセルトランジスタ、４・・・チ
ップイネーブル用トランジスタ ８・・・電圧保持用ト
ランジスタ、９・・・電圧保持用ダイオード。 出願人代理人 猪 股 清
Claims (1)
- 【特許請求の範囲】 １、電気的書込み可能な読出し専用メモリ装置において
、メモリセルへのデータの書込み終了後またはチップ非
選択時における当該メモリセルに対応するビット線の電
位を読出し時のビット線電位にほぼ等しい値に保持する
電圧保持回路を備えたことを特徴とする半導体メモリ装
置。 ２、特許請求の範囲第１項記載の装置において、電圧保
持回路はメモリセルと接地間に直列に挿入されかつ自己
バイアス接続されたトランジスタである半導体メモリ装
置。 ３、特許請求の範囲第１項記載の装置において。 電圧保持回路はメモリセルと接地間に順方向接続された
ダイオードである半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58169051A JPS6061995A (ja) | 1983-09-13 | 1983-09-13 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58169051A JPS6061995A (ja) | 1983-09-13 | 1983-09-13 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6061995A true JPS6061995A (ja) | 1985-04-09 |
Family
ID=15879415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58169051A Pending JPS6061995A (ja) | 1983-09-13 | 1983-09-13 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6061995A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62214596A (ja) * | 1986-03-14 | 1987-09-21 | Mitsubishi Electric Corp | 半導体回路装置 |
| JPS643899A (en) * | 1987-06-24 | 1989-01-09 | Sharp Kk | Nonvolatile semiconductor memory device |
| US5132936A (en) * | 1989-12-14 | 1992-07-21 | Cypress Semiconductor Corporation | MOS memory circuit with fast access time |
-
1983
- 1983-09-13 JP JP58169051A patent/JPS6061995A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62214596A (ja) * | 1986-03-14 | 1987-09-21 | Mitsubishi Electric Corp | 半導体回路装置 |
| JPS643899A (en) * | 1987-06-24 | 1989-01-09 | Sharp Kk | Nonvolatile semiconductor memory device |
| US5132936A (en) * | 1989-12-14 | 1992-07-21 | Cypress Semiconductor Corporation | MOS memory circuit with fast access time |
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