JPS59210662A - 読み出し専用メモリ− - Google Patents
読み出し専用メモリ−Info
- Publication number
- JPS59210662A JPS59210662A JP58085271A JP8527183A JPS59210662A JP S59210662 A JPS59210662 A JP S59210662A JP 58085271 A JP58085271 A JP 58085271A JP 8527183 A JP8527183 A JP 8527183A JP S59210662 A JPS59210662 A JP S59210662A
- Authority
- JP
- Japan
- Prior art keywords
- wirings
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- layer
- wiring
- rom
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 21
- 229910052751 metal Inorganic materials 0.000 claims abstract description 9
- 239000002184 metal Substances 0.000 claims abstract description 9
- 229920005591 polysilicon Polymers 0.000 claims description 16
- 238000009792 diffusion process Methods 0.000 abstract description 4
- 238000000034 method Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はシリコンゲートＭＯ８読み出し専用メモリー（
以下単にＲＯＭと記す）に関する。
以下単にＲＯＭと記す）に関する。
従来この種のＲＯＭは第１図に示す様なパターンになっ
ている。つまシアドレスＭＡｏ〜Ａ３はポリシリコン、
ディジット線ＤＬｔｆＡＩ等の導電金属で配線されてい
る。ＧＮＤは拡散層ＧＤで配付されているこの方式では
ＲＯＭ容量が大きくなるとポリシリコンの配線によるア
ドレス＠へ〇〜Ａ３の抵抗が大きくなシ読み出しスピー
ドの低下をきたす。
ている。つまシアドレスＭＡｏ〜Ａ３はポリシリコン、
ディジット線ＤＬｔｆＡＩ等の導電金属で配線されてい
る。ＧＮＤは拡散層ＧＤで配付されているこの方式では
ＲＯＭ容量が大きくなるとポリシリコンの配線によるア
ドレス＠へ〇〜Ａ３の抵抗が大きくなシ読み出しスピー
ドの低下をきたす。
第２図はこの様子を等価回路で示したものである。同図
から分かる様にアドレス線は分布定数回路となシアドレ
ステコーダバッファーから一番遠く離れて配置されたメ
モリーセルの読み出し速度が最も遅く々る。通常ＲＯＭ
では面積を最小とする為、前記ポリシリコンの配線はメ
モリーセルとして使われるＭＯＳ）ランジスタのチャン
ネル長と同じ幅の配線が使われる。その為微細化大容量
化が進むに従って前記ポリシリコン配線の抵抗が問題に
なって来ている。
から分かる様にアドレス線は分布定数回路となシアドレ
ステコーダバッファーから一番遠く離れて配置されたメ
モリーセルの読み出し速度が最も遅く々る。通常ＲＯＭ
では面積を最小とする為、前記ポリシリコンの配線はメ
モリーセルとして使われるＭＯＳ）ランジスタのチャン
ネル長と同じ幅の配線が使われる。その為微細化大容量
化が進むに従って前記ポリシリコン配線の抵抗が問題に
なって来ている。
この問題を解決する為に高融点金属例えばモリブデン（
Ｍｏ）等をゲート電極として用いたυ、又ゲートポリシ
リコン上に前記ゲートポリシリコンと高融点金属との化
合物合金（シリサイド）を形成してアドレス線の抵抗を
減らそうとする試みが行われている。
Ｍｏ）等をゲート電極として用いたυ、又ゲートポリシ
リコン上に前記ゲートポリシリコンと高融点金属との化
合物合金（シリサイド）を形成してアドレス線の抵抗を
減らそうとする試みが行われている。
しかし前者の方法では現在主流と々りている８ｉ−ゲー
トプロセスとの互換性がなく、又後者の方法にしてもプ
ロセスの複雑化やトランジスタ特性の変動等悪影響は避
けられない。
トプロセスとの互換性がなく、又後者の方法にしてもプ
ロセスの複雑化やトランジスタ特性の変動等悪影響は避
けられない。
本発明は面積の増大を最小限に抑え、かつアドレス線の
抵抗を減らし高速読み出し可能なＲＯＭを提供するもの
である。
抵抗を減らし高速読み出し可能なＲＯＭを提供するもの
である。
本発明によるとＲＯＭのアドレス線をポリシリコンと２
層目のＡｔで配線し、前記ポリシリコンと２層目のＡＩ
をある間隔で接続する事によシ、アドレス線の抵抗を派
少させることが可能になる。
層目のＡｔで配線し、前記ポリシリコンと２層目のＡＩ
をある間隔で接続する事によシ、アドレス線の抵抗を派
少させることが可能になる。
次に本発明の実施例について図面を参照して説明する。
第３図は本発明の一実施例である。図において１は１層
目のＡＩで配線されているディジット線、２はアドレス
配線及びゲート電極を兼るポリシリコン、３はアドレス
配線用２層目のＡ、ｌ、４は拡散層、５は前記ポリシリ
コンと１層目のＡＩを接続する為のコンタクトホール、
６け１層目のＡｌと２層目のＡＩを接続する為のスルー
ホールを表わしている。この例から明らかな用にポリシ
リコンと２層目のＡＩを接続するのに必要表面積は高々
１５ピット分程度である。今１２８ピットのディジット
に対して１６ビツトに１つこの接続を行ったと仮定する
と面積の増加は（１２８÷１６）Ｘｌ、５＝１２ピット
分である。よって面積の増加率は（１２８＋１２）＋１
２ｓ＝１．１と表シｉ ｉｆｆ増加したにずき力い。一
方アドレスれ！の抵抗についてみると１６ビツトに１つ
の割でポリシリコンが２層目のＡ、ＩＫｉ続されている
為１６ビツトのディジット線が両側から前記接続点では
さまれた形になる。よって一番遠く離れたディジット線
までは８ビツトでアシこれだけ分の抵抗がつく事になる
。つまシ抵抗値としては２層目のＡＩの抵抗を無視する
と、８÷１２８＝０．０６２５倍とカり大幅な改善が可
能となる。第４図はこの様子を等価回路で表わしたもの
である。
目のＡＩで配線されているディジット線、２はアドレス
配線及びゲート電極を兼るポリシリコン、３はアドレス
配線用２層目のＡ、ｌ、４は拡散層、５は前記ポリシリ
コンと１層目のＡＩを接続する為のコンタクトホール、
６け１層目のＡｌと２層目のＡＩを接続する為のスルー
ホールを表わしている。この例から明らかな用にポリシ
リコンと２層目のＡＩを接続するのに必要表面積は高々
１５ピット分程度である。今１２８ピットのディジット
に対して１６ビツトに１つこの接続を行ったと仮定する
と面積の増加は（１２８÷１６）Ｘｌ、５＝１２ピット
分である。よって面積の増加率は（１２８＋１２）＋１
２ｓ＝１．１と表シｉ ｉｆｆ増加したにずき力い。一
方アドレスれ！の抵抗についてみると１６ビツトに１つ
の割でポリシリコンが２層目のＡ、ＩＫｉ続されている
為１６ビツトのディジット線が両側から前記接続点では
さまれた形になる。よって一番遠く離れたディジット線
までは８ビツトでアシこれだけ分の抵抗がつく事になる
。つまシ抵抗値としては２層目のＡＩの抵抗を無視する
と、８÷１２８＝０．０６２５倍とカり大幅な改善が可
能となる。第４図はこの様子を等価回路で表わしたもの
である。
本発明は以上に説明した様に通常ポリシリコンだけで配
線されるアドレス線を２層目のＡＩで裏打ちする事によ
シ従来の８ｉゲートプロセスの延長線上にあシなから大
容量のＲＯＭであっても最小面積でかつ高速読み出し可
能なＲＯＭを実現出来ると言う効果を有する。
線されるアドレス線を２層目のＡＩで裏打ちする事によ
シ従来の８ｉゲートプロセスの延長線上にあシなから大
容量のＲＯＭであっても最小面積でかつ高速読み出し可
能なＲＯＭを実現出来ると言う効果を有する。
第１図は従来のＭＯ８並列型ＲＯＭのパターン図、第２
図は第１図に示したパターン図の等徊回路、第３図は本
発明の一実施例のパターン図、第４図は第３図に示した
パターン図の等価回路である。 １・・・・・・１層目のＡｌ、２・・・・・・ポリシリ
コン。 車 ｌ 図 −Ｊ−Ａ。 范２ 図 乙 第３ 図 第４ 図
図は第１図に示したパターン図の等徊回路、第３図は本
発明の一実施例のパターン図、第４図は第３図に示した
パターン図の等価回路である。 １・・・・・・１層目のＡｌ、２・・・・・・ポリシリ
コン。 車 ｌ 図 −Ｊ−Ａ。 范２ 図 乙 第３ 図 第４ 図
Claims (1)
- 少なくとも一本の出力線と少なくとも一本の基準電位線
との間に複数個のトランジスタが並列して設けられるよ
うに構成され、前記出力線を一層目の導電金属で配線し
アドレス線をポリシリコン及び２層目の導電金属で配線
し所定ビット目おきに前記ポリシリコン配線と前記２層
目の導電金属を接続したことを特許とする読み出し専用
メモリー〇
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58085271A JPS59210662A (ja) | 1983-05-16 | 1983-05-16 | 読み出し専用メモリ− |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58085271A JPS59210662A (ja) | 1983-05-16 | 1983-05-16 | 読み出し専用メモリ− |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59210662A true JPS59210662A (ja) | 1984-11-29 |
Family
ID=13853900
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58085271A Pending JPS59210662A (ja) | 1983-05-16 | 1983-05-16 | 読み出し専用メモリ− |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59210662A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5570060A (en) * | 1978-11-20 | 1980-05-27 | Mitsubishi Electric Corp | Semiconductor device |
| JPS56161668A (en) * | 1980-05-16 | 1981-12-12 | Hitachi Ltd | Semiconductor device |
| JPS57194552A (en) * | 1981-05-25 | 1982-11-30 | Matsushita Electric Ind Co Ltd | Signal transmission line |
| JPS5854654A (ja) * | 1981-09-28 | 1983-03-31 | Nec Corp | 半導体集積回路装置 |
-
1983
- 1983-05-16 JP JP58085271A patent/JPS59210662A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5570060A (en) * | 1978-11-20 | 1980-05-27 | Mitsubishi Electric Corp | Semiconductor device |
| JPS56161668A (en) * | 1980-05-16 | 1981-12-12 | Hitachi Ltd | Semiconductor device |
| JPS57194552A (en) * | 1981-05-25 | 1982-11-30 | Matsushita Electric Ind Co Ltd | Signal transmission line |
| JPS5854654A (ja) * | 1981-09-28 | 1983-03-31 | Nec Corp | 半導体集積回路装置 |
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