JPS5951563A - 集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は集積回路装置にかかり、特に絶縁ゲート型電界
効果トランジスタを用いた半導体記憶装置に関する。

大容量高集積の半導体記憶装置として、一層あるいは二
層の多結晶シリコンを用いた集積回路装置が実用化され
ている。半導体記憶装置は行列マトリクス状に配列され
た記憶セルをアドレス線とビット線とで選択して情報の
送受を行うが、従来の一例の＃：導体記憶装置の集積回
路では、アドレス線にアルミニウム等の金属配線を用い
、ビット線として半導体基体と逆導電型の不純物拡散層
を用いている。しかしながら、このような従来技術によ
る構成では、ビット線に付随する寄生容量が大きいため
、１ビツトあたりの蓄積容量面積したがってチップ面積
が大きくなるという欠点をもつていた。また、半導体記
憶装置の高集積化のためには、不純物拡散層の層抵抗を
高くするという―牲を払って、短チヤンネルＭＯＳトラ
ンジスタの実現をはかる必要があるが、ビット線に高抵
抗の不純物拡散層を用いる集積回路では、伝送線路とし
てのビット線を伝播する信号の速度が低下するという欠
点をもっていた。

従来の集積回路装置の他の例は、アルミニウム等の金属
配線をビット線に使用する。この集積回路構成では、ビ
ット線に付随する寄生容量を大幅に低減できるため、チ
ップ面積を減少させることができる。しかしながらこの
構成は、多結晶シリコンの導電配線をアドレス線として
用いる必要があり、多結晶シリコンの層抵抗が低下でき
る限変があるため、アドレス線に連らなるビット数が増
大するにしたがって選択されたアドレス線の電圧の立ち
上り時間が増大するという欠点をもっていた。

この発明の目的は、アドレス線−ビット線上の・信号伝
播速度が早く、かつメモリーセル面積したがってチップ
面積の小さい複数の絶縁ゲート’Ｅｔ号効果トランジス
タを含むメモリセル（回路機能素子）を有する半導体集
積回路装はを提供することにある。

この発明による半導体記憶装置は、行列マトリクス状に
１．少数の絶縁ゲート型トランジスタを含む回路機能素
子を配置べし、拮地選択線として行方、向に伸びるアド
レス線および情報信号線として列方向に伸びるピント線
ｆｔ選択することに上り１１（記者機能素子への１ｒ」
′報の送受を行う集（１１回路装置において、ビット線
が多結晶シリコンもしくは多結晶シリコンを成分としで
冨む導′准配線層であることを特徴とする集積回路構成
酋ｉである。

この発明の半導体記憶装置べは、ビット線に付１＼−リ
する寄生容量が従来のビット線にアルミニウムを用いた
集積回路と同様に小さく　ｌｐるため、ナツツ面積を小
さくできる。また、この発明では、アドレス線として金
属配線を用いでいるため、アドレス線として金〕４配線
を用いているため、アドレス線での信号の遅れが無視で
き、ビット線部で（・ｔｌ、寄生容を逢が小さく、かつ
ピッ）Ｎの長さも畑縮できるので、信号の遅れを最小に
卦さえることができ、高速動作が実現できる。更に、こ
の発明によれば、ピッ）Ｓの多結晶シリコンに半導体基
板と透導＠型の不純物を含ませうるため、名記憶セルと
ピント線との結合部でのＰＮ接合９′ヲ性の劣化が／ｒ
く、生産性・再現性の優れた集積回路装置が実現される
。

次にこの発明の実施例につき図を用いて説明する。

第１図（Ａ）および第１図（Ｉ３）はこの発明の実施例
の平面図および回路図である。この実施例は記憶セルが
４個のトランジスタＱ１、Ｑ２、Ｑ３、Ｑ４、から成る
所謂４トランジスタ型ＭＯ８メモリである記４．ヒセル
は互いに他のドレインにゲート電極が接１１屯する。４
１ｇ　４山トランジスタＱ４、Ｑ２と一対のビット線５
０１．５０２の信号を用動トランジスタＱｌ、Ｑ２に伝
達するトランジスタＱ３、Ｑ４を有し、トランジスタＱ
３、Ｑ４の多結晶シリコンのゲート電極５０３はアルミ
ニウムのアドレス線５０４に導電結合する。ビット線５
０１．５０２は多結晶シリコンの配線であり、“埋込み
コンタクト”５０５．５０６によって隣接する記憶セル
のトランジスタＱ３、Ｑａ’およびＱ４、Ｑ　Ａ’にそ
れだれビット線５０１．５０２を導電結合する。

この第１図φ）および第１図（１５）に示した実施例に
おいて、ビット線に多結晶シリコンが用いられ、記憶セ
ルとの結合部のみ接合窓′１１（負荷が生じ、配線部分
では厚いフィールド酸化膜により寄生容量が軽減される
。又、アドレス線にアルミニウム配−線が、Ｆ＃３いら
れるため、アドレス信号に対する記憶セルの応動が早く
なる。従ってこの実施例の記憶セルは、ビット線の対に
相補的情報ｍ号の送受を行う超高速ＭＯ８メモリデバイ
スの特長を顕著に示すものである。

以上はこの発明の実施例につき説明したが、この発明は
アルミニウムのアドレス線にモリブデンもしくは白金等
の他の金属配線を用いることができ、多結晶シリコンの
ビット線には白金もしく目、パラジウムを含む多結晶半
導体を用いることができる。又、実施例には４トランジ
スタ型Ｍ　（Ｊ　ｏ　ｒモリデバイスが用いられたが、
３トランジスタ型もしくは６トランジスタ型のＭＯ８メ
モリデバイスに対しても製造工程を複雑化することなく
適用可能であり、高集積・高速のＭＯ８デバイスをＶ”
４る。更に、この発明はメモリデバイスのみならず行列
マ）　ＩＪクス状に配置された回路機能素子をアドレス
線とビット腺とで結合するマトリクス回路を一部に含む
論理デバイスにも適用可能である。

更に本発明はピント、腺に多結晶シリコンを用いるのみ
ならず、アドレス線に金（１を混入する低抵抗の多結晶
シリコンのをも用いられる。

【図面の簡単な説明】

＠１図（へ）は本発明の実施例の平面図であり、用１図
（１３）は８３１図い）に示す実施例の回路図である。 面図において、Ｑｌ、Ｑ２、Ｑ３、Ｑ３’、Ｑ４、Ｑ４
’Ｑ４’はトランジスタ、５０４はアドレス線、５０１
゜５０２は活性領域、ビット線、５０３はゲート電極、
５０５．５（）６はコンタクト部である。 代理人　弁理士　　内　Ｗ、　　　バ′、′″−、、ｊ
、　　” ９℃　ｌ　　図　（，４） ４？；　　／　　　回　　（／了）

Claims (1)

1. 【特許請求の範囲】 （１）行列マトリクス状に複数の絶縁ゲート型トランジ
   スタを含む回路機能素子を配置し、番地選択線としての
   行方向に伸びるアドレス線および情報信号線としての列
   方向に伸びるビット線を選択することにより前記回路機
   能素子への情報の送受を行う集積回路装置において、前
   記ビット線が多結晶シリコンもしくは多結晶シリコンを
   成分として含む導電配線層であることを特徴とする集積
   回路装置。 （２１回路機能素子はフィールド絶縁膜と隣接し、導電
   配線１１４は前記回路機能素子の不純物領域に接続され
   かつ前記フィールド絶縁膜上を延在することを特徴とす
   る特許請求の範囲第（１）項記載の集積回路装置。 （３）アドレス線は金属配線層であることを特徴とする
   特許請求の範囲第（１）項もしくは第（２）項記載の集
   積回路装置。