JPS59211147A - スキヤンアドレス生成方式 - Google Patents
スキヤンアドレス生成方式Info
- Publication number
- JPS59211147A JPS59211147A JP58085357A JP8535783A JPS59211147A JP S59211147 A JPS59211147 A JP S59211147A JP 58085357 A JP58085357 A JP 58085357A JP 8535783 A JP8535783 A JP 8535783A JP S59211147 A JPS59211147 A JP S59211147A
- Authority
- JP
- Japan
- Prior art keywords
- scan
- bit
- common part
- scan address
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318558—Addressing or selecting of subparts of the device under test
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）発明の技術分野
本発明はスキャンアドレス／４＝成方式に係り、特に圧
縮した型式のスキャンアドレスから、非圧縮スキャンア
ドレスにおいて（７られるスキャンアウト処理速度を細
持しうる程度の速さで、非圧縮スキャンアドレスを生成
しうるようにしたスキャンアドレス生成方式に係る。
縮した型式のスキャンアドレスから、非圧縮スキャンア
ドレスにおいて（７られるスキャンアウト処理速度を細
持しうる程度の速さで、非圧縮スキャンアドレスを生成
しうるようにしたスキャンアドレス生成方式に係る。
（０＞技術の背景
電子ｎ１Ｗ機等の制御回路系においても、その動作状態
を必要に応じて調べる必要性があるが、その従来手段と
して制御回路系にスキャンアウト機能が設けられている
。
を必要に応じて調べる必要性があるが、その従来手段と
して制御回路系にスキャンアウト機能が設けられている
。
このスキャンアウト機能は、スキャンビット毎にこれを
指定しうるスキャンアドレスがスキャンページという単
位で分割されて管理されているに過ぎず、そのスキャン
アドレスの構成には何らの配慮もなされていないことか
ら不都合が牛じているのが実情であり、これを解決しう
る技術手段の開発が要望されている。
指定しうるスキャンアドレスがスキャンページという単
位で分割されて管理されているに過ぎず、そのスキャン
アドレスの構成には何らの配慮もなされていないことか
ら不都合が牛じているのが実情であり、これを解決しう
る技術手段の開発が要望されている。
（ハ）従来技術と問題点
上述のようなスキャンアウト機能によって調べられる制
御回路系の被検査点（スキャンビット出力点）となるラ
ッチ乃至ゲートの数は厖大な数にのぼる。それらのラン
チの各々にスキャンアドレスが割り振られており、スキ
ャンアウト制御が行なわれるときスキャンアドレスによ
って指定される夫々のランチの動作状態がディスプレイ
等に映し出されて動作状態の良否の判定に供されるよう
にして、スキャンアウト機能は構成されている。
御回路系の被検査点（スキャンビット出力点）となるラ
ッチ乃至ゲートの数は厖大な数にのぼる。それらのラン
チの各々にスキャンアドレスが割り振られており、スキ
ャンアウト制御が行なわれるときスキャンアドレスによ
って指定される夫々のランチの動作状態がディスプレイ
等に映し出されて動作状態の良否の判定に供されるよう
にして、スキャンアウト機能は構成されている。
このように、従来のスキャンアウト機能において用いら
れるスキャンアドレスはスキャンビットに対応する数だ
け、小線に用意するという手段が採られているため、ス
キャンアドレスデータの記憶容量も厖大なものとならざ
るを得なかった。
れるスキャンアドレスはスキャンビットに対応する数だ
け、小線に用意するという手段が採られているため、ス
キャンアドレスデータの記憶容量も厖大なものとならざ
るを得なかった。
（ニ）発明の目的
本発明は上述したような従来方式の有する欠点に鑑みて
創案されたもので、その目的はスキャンアドレスデータ
のための記憶容量を大幅に減少させながらも、スキャン
アウト処理速度を従来方式と同程度に維持しうるスキャ
ンアドレス生成方式を提供することにある。
創案されたもので、その目的はスキャンアドレスデータ
のための記憶容量を大幅に減少させながらも、スキャン
アウト処理速度を従来方式と同程度に維持しうるスキャ
ンアドレス生成方式を提供することにある。
（ト）発明の構成
そして、この目的達成のため、本発明方式は制御回路系
に対するスキャンアラ１〜機能を有する情報処理システ
ムにおいて、そのスキャンアドレスの共通部データの１
ビツトずつを出力しうる共ｉｍ部ビット出力手段と、十
記スキャンアドレスの非共通部データの１ビツトずつを
出力しうる非共通部ビット出力手段と、上記スキャンア
ドレスのビット毎にそれが共通部ビットか、又は非共通
部ビットかを指示するフラグビットを出力しうるフラグ
ビット出力手段と、スキャンアドレス出力手段とを備え
、上記フラグビット出力手段の出力内容に応答して上記
共通部ビット出力手段又は非共通部ビット出力手段から
のビットを上記スキャンアドレス出力手段に絹布ててい
くようにしたものである。
に対するスキャンアラ１〜機能を有する情報処理システ
ムにおいて、そのスキャンアドレスの共通部データの１
ビツトずつを出力しうる共ｉｍ部ビット出力手段と、十
記スキャンアドレスの非共通部データの１ビツトずつを
出力しうる非共通部ビット出力手段と、上記スキャンア
ドレスのビット毎にそれが共通部ビットか、又は非共通
部ビットかを指示するフラグビットを出力しうるフラグ
ビット出力手段と、スキャンアドレス出力手段とを備え
、上記フラグビット出力手段の出力内容に応答して上記
共通部ビット出力手段又は非共通部ビット出力手段から
のビットを上記スキャンアドレス出力手段に絹布ててい
くようにしたものである。
（・）発明の実施例
以下、添付図面を参照して本発明の詳細な説明する。
添付図面は本発明の一実施例を示す。この図において、
１は所定数ビット例えば３２ビツトのスキャンアドレス
ペースレジスタで、巡回シフトレジスタから成り、この
レジスタ１はスキャンアドレス制御部２から線３を経て
スキャンアドレスの共通部ビットを受けると共に、この
共通部ビットはスキャンアドレス制御部２から線４を経
て与えられるシフトパルスによってシフトされるように
構成されている。５はスキャンアドレスペースレジスタ
１と同様に構成されたスキャンアドレスフラグレジスタ
で、このレジスタ５は線３を経てスキャンアドレス制御
部２から与えられたフラグビット（これはスキャンアド
レスの各ビットが共通部ビットか、又は非共通部ビット
かを指示するものである。）を線４−ヒのシフトパルス
によってシフトされるように構成されている。６は非共
通部スキャンアドレスレジスタで、これは所定数ビット
例えば３２ビツトから成るシフトレジスタから成り、こ
のレジスタ６は線３を経てスキャンアドレス制御部２か
ら与えられた非共通部ビットをシフトパルスゲート７か
らのシフトパルスによりシフトされるように構成されて
いる。ゲート７は線４上のシフトパルスをスキャンアド
レスフラグレジスタ５の出力フラグビットに応じてゲー
トさせる六：めのものである。
１は所定数ビット例えば３２ビツトのスキャンアドレス
ペースレジスタで、巡回シフトレジスタから成り、この
レジスタ１はスキャンアドレス制御部２から線３を経て
スキャンアドレスの共通部ビットを受けると共に、この
共通部ビットはスキャンアドレス制御部２から線４を経
て与えられるシフトパルスによってシフトされるように
構成されている。５はスキャンアドレスペースレジスタ
１と同様に構成されたスキャンアドレスフラグレジスタ
で、このレジスタ５は線３を経てスキャンアドレス制御
部２から与えられたフラグビット（これはスキャンアド
レスの各ビットが共通部ビットか、又は非共通部ビット
かを指示するものである。）を線４−ヒのシフトパルス
によってシフトされるように構成されている。６は非共
通部スキャンアドレスレジスタで、これは所定数ビット
例えば３２ビツトから成るシフトレジスタから成り、こ
のレジスタ６は線３を経てスキャンアドレス制御部２か
ら与えられた非共通部ビットをシフトパルスゲート７か
らのシフトパルスによりシフトされるように構成されて
いる。ゲート７は線４上のシフトパルスをスキャンアド
レスフラグレジスタ５の出力フラグビットに応じてゲー
トさせる六：めのものである。
スキャンアドレスペースレジスタ１及びスキャンアドレ
スフラグレジスタ５の出力は選択ゲート８へ接続され、
選択ゲート８の出力はオアゲート９を経てスキャンアド
レスレジスタ１０の入力へ接続されている。スキャンア
ドレスレジスタ１０は所定数ビット例えば３２ビツトの
シフトレジスタから成り、その入力へ与えられるビット
は線４」−のシフトパルスによりシフトインされるよう
に構成されている。又、スキャンアドレスフラグレジス
タ５及び非共通部スキャンアドレスレジスタ６の出力は
選択ゲート１１へ接続され、選択ゲート１１の出力はオ
アゲート９を経てスキャンアドレスレジスタ１０の入力
へ接続されている。
スフラグレジスタ５の出力は選択ゲート８へ接続され、
選択ゲート８の出力はオアゲート９を経てスキャンアド
レスレジスタ１０の入力へ接続されている。スキャンア
ドレスレジスタ１０は所定数ビット例えば３２ビツトの
シフトレジスタから成り、その入力へ与えられるビット
は線４」−のシフトパルスによりシフトインされるよう
に構成されている。又、スキャンアドレスフラグレジス
タ５及び非共通部スキャンアドレスレジスタ６の出力は
選択ゲート１１へ接続され、選択ゲート１１の出力はオ
アゲート９を経てスキャンアドレスレジスタ１０の入力
へ接続されている。
スキャンアドレスペースレジスタ１、非共通部スキャン
アドレスレジスタ６、及びスキャンアドレスフラグレジ
スタ５へ与えられるデータはフロソピーディスク１２に
記憶されていて、スキャンアウト動作の開始に先立って
サービスプロセッサ１３を介してスキャンアドレス制御
部２へ供給されるように構成されている。
アドレスレジスタ６、及びスキャンアドレスフラグレジ
スタ５へ与えられるデータはフロソピーディスク１２に
記憶されていて、スキャンアウト動作の開始に先立って
サービスプロセッサ１３を介してスキャンアドレス制御
部２へ供給されるように構成されている。
次に、上述構成の下でのスキャンアドレスの生成過程を
説明する。
説明する。
スキャンアウト動作が開始されるのに先立って、スキャ
ンアドレスの共通部ビット、フラグビット、及び非共通
部ビットがフロッピーディスク１２から読み出され、サ
ービスプロセッサ１３を介してスキャンアドレス制御部
２へ転送され、次いで共通部ビットがレジスタ１に、又
フラグビットがレジスタ５にセントされた後、非共通部
ビットがレジスタ６にセントされる。このように、レジ
スタ１及びレジスタ６にセットされる共通部ビット及び
非共通部ビットはスキャンアドレスがスキャンベージと
いう単位に分割されて管理される場合、同一のスキャン
ページに属するスキャンアドレスには共通部を多く有す
るものであることから、スキャンアドレスをスキャンベ
ージ単位毎に単一ないし数個の共通部データと共通部を
同じくする個々の非共通部データ群とに分割して上述の
ようにフロンピーディスク等に記憶し、スキャンアドレ
スの生成の際読み出され、共通部データは最初に一度だ
け与えた後、非共通部データをその個数面Ｎｌｉ次に与
える。
ンアドレスの共通部ビット、フラグビット、及び非共通
部ビットがフロッピーディスク１２から読み出され、サ
ービスプロセッサ１３を介してスキャンアドレス制御部
２へ転送され、次いで共通部ビットがレジスタ１に、又
フラグビットがレジスタ５にセントされた後、非共通部
ビットがレジスタ６にセントされる。このように、レジ
スタ１及びレジスタ６にセットされる共通部ビット及び
非共通部ビットはスキャンアドレスがスキャンベージと
いう単位に分割されて管理される場合、同一のスキャン
ページに属するスキャンアドレスには共通部を多く有す
るものであることから、スキャンアドレスをスキャンベ
ージ単位毎に単一ないし数個の共通部データと共通部を
同じくする個々の非共通部データ群とに分割して上述の
ようにフロンピーディスク等に記憶し、スキャンアドレ
スの生成の際読み出され、共通部データは最初に一度だ
け与えた後、非共通部データをその個数面Ｎｌｉ次に与
える。
ｌ Ｉｒｆｊの非共通部データのセット完了後に、スキ
ャンアドレス制御部２から線４上に所定数、例えば３２
のシフトパルスが次々に送出される。
ャンアドレス制御部２から線４上に所定数、例えば３２
のシフトパルスが次々に送出される。
シフトパルスカ月・つ送出される度毎に、レジスタ１及
びレジスタ５から１ビツトシフトアウトされて選択ゲー
ト８へ供給される。レジスタ５からのフラグビットが“
１”ならば、レジスタ１からの共通部ビットが選択ゲー
ト８を経てスキャンアドレスレジスタ１０の左端ビット
位置へシフトインされる。
びレジスタ５から１ビツトシフトアウトされて選択ゲー
ト８へ供給される。レジスタ５からのフラグビットが“
１”ならば、レジスタ１からの共通部ビットが選択ゲー
ト８を経てスキャンアドレスレジスタ１０の左端ビット
位置へシフトインされる。
このような動作が継続されてレジスタ５からのフラグビ
ットにＯ”が現われると、レジスタ６の右端ピント位置
のビットが選択ゲート１１を経てレジスタ１０の左端ビ
ット位置にシフトインされる。又、フラグビットが０”
のときのみシフトパルスゲート７が開いて線４上のシフ
トパルスがレジスタ６へ与えられてそのシフトを生じさ
せる。
ットにＯ”が現われると、レジスタ６の右端ピント位置
のビットが選択ゲート１１を経てレジスタ１０の左端ビ
ット位置にシフトインされる。又、フラグビットが０”
のときのみシフトパルスゲート７が開いて線４上のシフ
トパルスがレジスタ６へ与えられてそのシフトを生じさ
せる。
このようにして、圧縮されている共通部ビット及び非共
通部ビットがフラグビットの制御の下に、従来方式で用
いられるスキャンアドレスへ復元されていき、スキャン
アドレスレジスタ１０にスキャンアドレスが生成され、
スキャンアドレス制御部２はレジスタ１０内の値をスキ
ャンアドレスとしてスキャンアドレスバス１４を経てス
キャンアウトを遂行する図示しない本体装置へ転送して
その利用に供せしめる。これと同時に、非共通部スキャ
ンアドレスレジスタ６は次の非共通部データを受付は可
能になる。
通部ビットがフラグビットの制御の下に、従来方式で用
いられるスキャンアドレスへ復元されていき、スキャン
アドレスレジスタ１０にスキャンアドレスが生成され、
スキャンアドレス制御部２はレジスタ１０内の値をスキ
ャンアドレスとしてスキャンアドレスバス１４を経てス
キャンアウトを遂行する図示しない本体装置へ転送して
その利用に供せしめる。これと同時に、非共通部スキャ
ンアドレスレジスタ６は次の非共通部データを受付は可
能になる。
なお、レジスタ１，５．６はシフトレジスタにて構成さ
れる例について説明したが、上述所要のビット送出機能
を果たしうる限度において伯の回路で代替してもよいこ
とは勿論である。
れる例について説明したが、上述所要のビット送出機能
を果たしうる限度において伯の回路で代替してもよいこ
とは勿論である。
（ト）発明の効果
以上述べたように、本発明によれば、同一のスキャンペ
ージに属するスキャンアドレスには共通部を有すること
に着目してスキャンアドレスを共通部及び非共通部に分
け、これらを記憶するようにしているから、スキャンデ
ータの記憶容量の大幅な削減となる。又、このようなデ
ータの圧縮を行なっても、それらのデータから生成され
るスキャンアドレスは短時間のうちに発生しうるから、
スキャンアウトの処理速度も従来方式と同程度に維持し
うるという利点もある。また、フラグレジスタの値を全
て“０゛にすれば、非共通部データがそのままスキャン
アドレスとなり、これは従来と同じ機能になるから、従
来のデータはそのままの様式でも用いることが可能であ
り、上位互換性を有する。
ージに属するスキャンアドレスには共通部を有すること
に着目してスキャンアドレスを共通部及び非共通部に分
け、これらを記憶するようにしているから、スキャンデ
ータの記憶容量の大幅な削減となる。又、このようなデ
ータの圧縮を行なっても、それらのデータから生成され
るスキャンアドレスは短時間のうちに発生しうるから、
スキャンアウトの処理速度も従来方式と同程度に維持し
うるという利点もある。また、フラグレジスタの値を全
て“０゛にすれば、非共通部データがそのままスキャン
アドレスとなり、これは従来と同じ機能になるから、従
来のデータはそのままの様式でも用いることが可能であ
り、上位互換性を有する。
添付図面は本発明の一実施例を示す図である。
図中、■はスキャンアドレスペースレジスタ、２はスキ
ャンアドレス制御部、５はスキャンアドレスフラグレジ
スタ、６は非共通部スキャンアドレスレジスタ、７はシ
フトパルスゲート、８．ＩＩは選択ゲート、９はオアゲ
ート、１０はスキャンアドレスレジスタである。
ャンアドレス制御部、５はスキャンアドレスフラグレジ
スタ、６は非共通部スキャンアドレスレジスタ、７はシ
フトパルスゲート、８．ＩＩは選択ゲート、９はオアゲ
ート、１０はスキャンアドレスレジスタである。
Claims (1)
- 制御回路系に対するスキャンアウト機能を有する情報処
理システムにおいて、そのスキャンアドレスの共１ｆｆ
１部データの１ビットずつを出力しうる共通部ビット出
力手段と、上記スキャンアドレスの非共１ｆｆ１部デー
タの１ビツトずつを出力しうる非共１ｆｆ１部ピッ１−
出力手段と、」二記両出力手段からのビット毎にそれが
共遡部ビットか、又は非共通部ビットかを指示するフラ
グビットを出力するフラグビット出力手段と、スキャン
アドレス出力手段とを備え、Ｌ記フラグビット出力手段
の出力内容に応答して上記共通部ビット出力手段又は非
共通部ビット出力手段からのビットを上記スキャンアド
レス出力手段に組立てていくようにしたことを特徴とす
るスキャンアドレス生成方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58085357A JPS59211147A (ja) | 1983-05-16 | 1983-05-16 | スキヤンアドレス生成方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58085357A JPS59211147A (ja) | 1983-05-16 | 1983-05-16 | スキヤンアドレス生成方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59211147A true JPS59211147A (ja) | 1984-11-29 |
Family
ID=13856445
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58085357A Pending JPS59211147A (ja) | 1983-05-16 | 1983-05-16 | スキヤンアドレス生成方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59211147A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017507323A (ja) * | 2013-12-31 | 2017-03-16 | 日本テキサス・インスツルメンツ株式会社 | 最適周波数での一層遅いスキャン出力ハンドリング |
-
1983
- 1983-05-16 JP JP58085357A patent/JPS59211147A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017507323A (ja) * | 2013-12-31 | 2017-03-16 | 日本テキサス・インスツルメンツ株式会社 | 最適周波数での一層遅いスキャン出力ハンドリング |
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