JPH0821076B2 - 画像データ制御装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は画像を表示する表示装置に係り，特に画像の
一部を同一画像内の他の部分へ移動する画像データ制御
装置に関する。

〔従来の技術〕

マイクロプロセッサの発展により，例えばパーソナル
コンピュータやオフィスコンピュータは表示部における
画像編集が可能となった。これらの画面編集の一つの機
能として表示画面の一部を同じ表示画面の他の部分へ移
動する画像移動処理がある。

従来，前述した画像移動処理はフレームメモリ（表示
画像を記憶するメモリ）の一部を読み出し他の位置（目
的の位置）へ書き込んでいた。すなわち，プログラムに
よって，画像移動処理を行っていた。

〔発明が解決しようとする課題〕

一般的に，マイクロプロセッサはバイトやワード単位
で処理を同時に行うので，その単位での処理は速いが，
ビット単位での処理は非常に遅くなる。前述した画像移
動処理はそのほとんどがビットイメージでの移動であ
る。例えば表示部における３バイト目の３ビットから５
バイト目の４ビットまでを,10バイト目の４ビットから1
2バイト目の５ビットまでに移動させる時には，読み出
しもビット単位，さらには書き込みもビット単位で行わ
なくてはならない。前述の場合には先ず３バイト目の３
ビットから８ビットまでの合計６ビットを読み出し，そ
の内の３ビットから７ビットまでを10バイト目の４ビッ
トから８ビットに書き込み，さらに残った１ビットを11
バイト目の１ビット目に書き込み，更に４バイト目の１
ビットから７ビット目までを11バイト目の残りのビット
に書き込む等ビットスライスでそれらを順次処理しなく
てはならない。又,1ラインとは限らず，特定のエリアを
移動させる時にはさらにその処理は多くなり，その合計
の処理時間が多くなる。

このように，従来のマイクロプロセッサで行う画像移
動処理は多くの時間を有するという問題があった。

本発明の課題は、一連の画像データのビット単位での
移動処理を、極めて高速に、しかも簡単な構成により実
現することである。

［課題を解決するための手段］ 本発明の手段は次の通りである。

所定数ビットを１アドレス単位として、複数ビットの
画像データを複数アドレスに記憶する画像記憶手段と、
アドレス指定毎に順次更新されるソースアドレスを記憶
する第１のアドレス記憶手段と、アドレス指定毎に順次
更新されるデスティネーションアドレスを記憶する第２
のアドレス記憶手段と、上記第１、第２のアドレス記憶
手段からソースアドレス、及びデスティネーションアド
レスを交互に読み出すことにより、上記画像記憶手段内
のアドレス対応位置を交互にアドレス指定するアドレス
指定手段と、上記アドレス指定手段での上記ソースアド
レスによるアドレス指定の際に、この指定アドレス対応
位置に記憶された所定数ビットの画像データを１処理単
位として上記画像記憶手段から読み出してラッチする第
１のラッチ手段と、この第１のラッチ手段でラッチされ
た１処理単位の画像データを所定のシフト量だけビット
レベルでシフトする画像シフト手段と、上記画像シフト
手段によりシフトされた１処理単位の画像データから上
記シフト量に応じたビット数分だけ抽出し、この抽出さ
れた画像データを、上記画像シフト手段によりシフトさ
れた位置に合せて上記１アドレス単位のデータとしてラ
ッチする第２のラッチ手段と、上記アドレス指定手段で
の上記デスティネーションアドレスによるアドレス指定
の際に、上記画像記憶手段内のその指定アドレス対応位
置に、上記第２のラッチ手段にラッチされた画像データ
を書込む書込手段と、上記第１のラッチ手段、画像シフ
ト手段、第２のラッチ手段及び書込手段の各動作を上記
ソースアドレス及びデスティネーションアドレスの更新
毎に繰り返し制御する制御手段とを備え、上記第２のラ
ッチ手段は、２回目以降のラッチの際に、その直前に抽
出されなかった残りビット数分の画像データに、次にシ
フトされた次の１処理単位の画像データから新たに抽出
された上記シフト量に応じたビット数分の画像データ
を、上記シフトされた位置に合せて合成し、この合成さ
れた画像データを上記１アドレス単位のデータとしてラ
ッチするようにしたことを特徴とする。

［作用］ 本発明の手段の作用は次の通りである。

一連の画像データを移動させる際に、アドレス指定手
段は、第１、第２のアドレス記憶手段からソースアドレ
ス、及びデスティネーションアドレスを交互に読み出す
ことにより、上記画像記憶手段内のアドレス対応位置を
交互にアドレス指定する。第１のラッチ手段は、アドレ
ス指定手段での上記ソースアドレスによるアドレス指定
の際に、この指定アドレス対応位置に記憶された所定数
ビットの画像データを１処理単位として上記画像記憶手
段から読み出してラッチし、このラッチされた１処理単
位の画像データは、画像シフト手段により、所定のシフ
ト量だけビットレベルでシフトされ、このシフトされた
１処理単位の画像データから上記シフト量に応じたビッ
ト数分だけ抽出し、この抽出された画像データを、上記
画像シフト手段によりシフトされた位置に合せて上記１
アドレス単位のデータとして第２のラッチ手段にラッチ
される。そして、デスティネーションによるアドレス指
定の際に、書込手段によって、上記画像記憶手段内のそ
の指定アドレス対応位置に、上記第２のラッチ手段にラ
ッチされた画像データが書込まれる。そして、この第１
のラッチ手段、画像シフト手段、第２のラッチ手段及び
書込手段の各動作が、制御手段によって、上記ソースア
ドレス及びデスティネーションアドレスの更新毎に繰り
返し制御される。この際、上記第２のラッチ手段は、２
回目以降のラッチの際に、その直前に抽出されなかった
残りビット数分の画像データに、次にシフトされた次の
１処理単位の画像データから新たに抽出された上記シフ
ト量に応じたビット数分の画像データを、上記シフトさ
れた位置に合せて合成し、この合成された画像データを
上記１アドレス単位のデータとしてラッチするようにし
ている。

従って、１アドレス単位での画像データの読み出し毎
に、ビットレベルでシフトされた画像データを画像記憶
手段内の書込み位置に逐次書込むことができ、画像デー
タの移動処理を高速に行うことができる。

［実施例］ 以下，図面を用いて本発明を詳細に説明する。

第１図は本発明の実施例の回路構成図である。

ソースアドレスジェネレータ1,ディストネーションア
ドレスジェネレータ2,マルチプレクサ3,ビットムーブコ
ントローラ４は，図示しないプロセッサ（CPU）の第１
のバスラインBUS1に接続され，プロセッサより加わる制
御信号によって動作する。ソースアドレスジェネレータ
１はフレームメモリ５内に格納されている移動すべき画
面データのアドレスを発生する回路である。ジェネレー
タ２は，移動するためにソースアドレスジェネレータ１
によって指定され，読み出されたデータを格納するフレ
ームメモリ５のアドレスを発生する回路である。本発明
の実施例においては移動すべきデータは画面上の指定範
囲（面）であるので，ソースアドレスジェネレータ１は
それらの全てのアドレスを順次演算して発生し，ディス
トネーションアドレスジェネレータ２は格納する全ての
アドレスを順次演算して発生する回路である。

ソースアドレスジェネレータ1,ディストネーションア
ドレスジェネレータ２のそれぞれの出力はマルチプレク
サ３に加わり，選択されてフレームメモリ５のアドレス
ADに入力する。後述するが，このマルチプレクサ３によ
るそれぞれの出力の選択はソースアドレスジェネレータ
１を先ず選択して出力をフレームメモリ５のアドレスに
加えフレームメモリのソース側をアクセスする。アクセ
スされた読み出されたデータはビット処理された後，デ
ィストネーションアドレスジェネレータ２の出力をマル
チプレクサ３によって選択してフレームメモリ５のアド
レスに加え，ディストネーション側をアクセスしてビッ
ト処理されたデータを格納する。

インラッチ回路6,ビットシフト7,アウトラッチ回路8,
デコーダ11,アウトラッチロックコントローラ10は前述
したビット処理を行う回路であり，ビットムーブコント
ローラ４はクロックシフト量等を出力してそれらの回路
を制御する。

マルチプレクサ３を介してソースアドレスジェネレー
タ１のアドレス値がフレームメモリ５に加わると，フレ
ームメモリ５はデータ出力端子D_OUTより対応するアドレ
スのデータをインラッチ回路６に出力する。インラッチ
回路６はビットムーブコントローラより加わるクロック
のCLKによってそのデータを格納する。本発明の実施例
においてはフレームメモリ５は，アドレスを32ビット
（１ワード）としたメモリであり,1回のアクセスに対し
て32ビットを出力するので当然ながら以下に接続されて
いる回路を全て,32ビットで処理される。

ビットムーブコントローラ４はデコーダ11,アウトラ
ッチクロックコントローラ10にシフト量を表すデータを
出力する。シフト量とは１ワード内におけるシフト量を
表している（ドットすなわちビットイメージでの移動を
可能とするために必要である）。デコーダ11はこのデー
タをデコードして32ビットのデコードされたシフト量と
してビットシフタのシフト入力SHIETに加える。ビット
シフタ７は入力したシフト量に対応してインラッチ回路
６より入力DTに加わる32ビットのデータをシフトしてア
ウトラッチ回路８に出力する。ビットシフタ７における
シフトは例えば右シフトであり，シフトした事によって
32ビット内からシフト側にはみ出したビットは反対側よ
り入力するようになされている。例えばD₀，D₁，D₂，D₃
・・・・・D₂₇，D₂₈，D₂₉，D₃₀，D₃₁がビットシフタ７
に加わり，シフト量が３ビットであった時には，D₂₉，D
₃₀，D₃₁，D₀，D₁，D₂，D₃・・・・D₂₈のようになる。本
発明の実施例においてはビットシフタは入力したデータ
をシフト量に対応してシフトするように構成されたゲー
ト回路である。この回路はデコーダ９をシフト量に対応
したクロックを発生する回路であるならばプリセッタブ
ルシフトレジスタとすることもできる。

アウトラッチ回路８はビットシフタ７によってシフト
したデータを取り込み格納する回路である。ビットシフ
タ７においてシフトしたデータを必要なデータとするよ
うに格納しなくてはならない。この格納の制御を行うの
がアウトラッチクロックコントローラ10である。アウト
ラッチクロックコントローラ10にはシフト量を指定する
データと取り込みを指示するクロックのφ₁，φ₂がビッ
トムーブコントローラ４より加わり，これらの信号によ
ってアウトラッチ回路８に加わる32ビットデータのどの
ビットをアウトラッチ回路８に格納する力を指示するク
ロック信号がデータビットに対応して加わる。

第２図はアウトラッチクロックコントローラ10とアウ
トラッチ回路８をさらに詳細に表した回路図である。ビ
ットムーブコントローラ４よりデコーダ10−１にシフト
量を指示するデータ（５ビット）が加わり，デコーダ10
−１はそれをデコードしてインバータI₀とナンドゲート
N₁〜N₃₁に加える。入力したデータが０の時にはデコー
ダの出力X₀はローレベル（以下Ｌと呼ぶ）となり，他は
ハイレベル（以下Ｈと呼ぶ）となる。１の時には出力X₁
がＬとなり他はＨとなる。すなわち入力したデータ値に
対応した出力ビットがＬとなり他のビットはＨとなるよ
うにデコーダ10−１は動作する。インバータI₀にはデー
タX₀が加わる。ナンドゲートN₁にはデータX₀，X₁がナン
ドゲートN₂にはデータX₀，X₁，X₂が加わるように，順次
ナンドゲートにはデコーダの数に比例してゲートに加わ
る。当然ながらナンドゲートN₁〜N₃₁はその数に対応し
たゲートを有している。出力X₀がＬ他がＨすなわちシフ
ト量が０の時には、インバータI₀にはＬが加わるのでそ
の出力はＨとなる。またナンドゲートN₁〜N₃₁には出力X
₀のＬが加わっているのでナンドゲートN₁〜N₃₁の出力は
Ｈとなる。すなわちシフト量が０の時にはインバータI₁
とナンドゲートN₁〜N₃₁の出力は全てＨとなる。他の場
合，例えば出力X₂がＬの時（シフト量が２）にはインバ
ータI₀にはH,ナンドゲートN₁の２個の入力にもＨが加わ
るので，インバータI₀の出力とナンドゲートN₁の出力は
Ｌとなる。他のナンドゲートN₂〜N₃₂の１個の入力にＬ
が加わるので，その出力はＨとなる。このような動作に
よってインバータI₀とナンドゲートN₂〜N₃₂の出力はシ
フト量に比例した数のビットがＬとなり，他はＨとな
る。インバータI₀とナンドゲートN₁〜N₃₁の出力はアン
ドゲートA₀₀〜A₀₃₁とインバータI₁〜I₃₂を介してアンド
ゲートA₁₀〜A₁₃₁にそれぞれ加わる。アンドゲートA₀₀〜
A₀₃₁の他方の入力にはクロックφ₁が加わっており，ア
ンドゲートA₁₀〜A₁₃₁の他方の入力にはクロックφ₂が加
わっている。例えばシフト量が２の時には，アンドゲー
トA₀₀とA₀₁にＬが加わるので，アンドゲートA₀₀，A₀₁が
オフとなってクロックφ₁は出力されない。尚，アンド
ゲートA₁₀，A₁₁はオンであるので，φ₂はンドゲート
A₁₀，A₁₁より出力される。一方，この時，アンドゲート
A₀₂〜A₀₃₁にはＨが加わるので，このゲートがオンとな
り，クロックφ₁が出力される。また，アンドゲートA₁₂
〜A₁₃₁はインバータI₃〜I₃₂によりＬが加わるのでオフ
であるので，φ₂はアンドゲートA₁₂〜A₁₃₁より出力され
ない。アンドゲートA₁₀〜A₁₃₁，A₀₀〜A₀₃₁の出力はオア
ゲートOR₀〜OR₃₁にそれぞれ加わっているので，その結
果としてクロックφ₂はオアゲートOR₀，OR₁より，クロ
ックφ₁はオアゲートOR₂〜OR₃₁よりそれぞれ出力され
る。シフト量が２の時について述べたが，これは他シフ
トの場合にも同様であり，シフト量に対応した数だけク
ロックφ₁がオアゲートOR₀〜OR₃₁より出力され残りはク
ロックφ₂が出力される。オアゲートOR₀〜OR₃₁の出力は
フリップフロップF₀〜F₃₁のクロック入力端子に加わっ
ており，データ入力Ｄには，ビットシフタ７の出力が入
力している。そして出力はフレームメモリ５に加わる。
シフト量に対応してクロックφ₁，φ₂が出力されるの
で，ビットシフタ７より加わるデータの必要なビットの
みを格納することがこの回路によって可能となる。第3,
4図はその動作を説明する画面の移動と，タイミングチ
ャート図である。第３図におけるソース画面Ｓをディス
トネーションエリアＤに移動する場合を第４図のタイミ
ングチャート図を用いて説明する。

先ず，ソース側の１ワードデータをフレームメモリよ
り読み出す。この読み出しには前述したソースアドレス
ジェネレータによって指定される。読み出されたデータ
はインラッチクロックCLKによってインラッチ回路６
に格納され，ビットシフタ７によってシフトされて，ア
ウトラッチ回路８に加わる。アウトラッチ回路８には前
述したようにシフト量に比例してフリップフロップF₀〜
F₃₁にクロックφ₁，φ₂が加わるが，まずはクロックφ₁
が加わる。第４図に示したシフト量は30であり，上位２
ビットすなわち，インラッチ回路６に格納されたビット
D₀，D₁がクロックφ₁によってフリップフロップF₃₀，F
₃₁に格納される。そして，アウトラッチ回路８より前述
の２ビットのデータはフレームメモリ５のデータ入力
DINに加わり，マルチプレクサ９より加わるライトタイ
ミングWTでディストネーションジェネレータより指定さ
れた位置にそれらの２ビットが書き込まれる。前述した
ソースアドレスジェネレータ１とディストネーションジ
ェネレータ２とをマルチプレクサ３によって切り換える
制御信号，並びにプロセッサCPUのライトタイミングと
ビットムーブコントローラより出力されるライトタイミ
ングとをマルチプレクサ９により切り換える制御信号は
全てビットムーブコントローラより出力される。尚，マ
ルチプレクサ３にはプロセッサCPUのバスラインBUS1が
加わっているが，画面の移動処理を行っていない時には
プロセッサより加わるアドレス信号がフレームメモリ５
に入力し，アドレス指定が行えるようになっている。尚
フレームメモリ５はデータ入力DIN,データ出力DOUTにそ
れぞれプロセッサCPUのデータ用のバスラインBUS3,BUS2
が接続され，このバスラインによって画面への書き込み
が可能となっている。さらにフレームメモリの出力はデ
ィスプレーCRTに加わるようになっており，バスラインB
US1によって順次走査されて表示される。

さらに第４図に戻って説明する。２ビットのデータ
をフレームメモリに書き込んだ時には，インラッチ回路
にはのデータが格納され，ビットシフタに加わってい
るので，クロックφ₂が加わることによってビットD₂〜D
₃₁がフリップフロップF₀〜F₂₉に格納される。次にビ
ットムーブコントローラ４の制御によってソースアドレ
スジェネレータの出力が選択され，フレームメモリ５の
アドレス入力ADに加わり，第２番目のデータ（ワード
）がデータ出力D_outに出力される。このデータが出力
された後インラッチクロックCLKがビットムーブコント
ローラ４よりインラッチ回路６に加わり，インラッチ回
路は第２番目のデータを格納する。そして必要なビッ
ト分ビットシフタ７によって30ビットシフトされてクロ
ックφ₁でアウトラッチクロックに取込まれる。アウト
ラッチ回路のビットD₂〜D₃₁にはデータの一部（を
除いたデータ）が格納されており，データのビット
D₀，D₁，がφ₁によって取り込まれたのでこの32ビッ
トには次に書き込むべきデータ，が格納されてい
る。このアウトラッチ回路８に格納されたデータはフレ
ームメモリ５に出力され，マルチプレクサ９より加わる
ライトタイミングでディストネーションアドレスジェネ
レータ２で指定されるアドレス位置に格納される。

前述した動作は表示画面の一走査単位で繰り返しさ
れ，特定エリアの移動がなされる。

以上の説明では，第１ワード目の移動においてはムー
ブに必要とするビットのみをフレームメモリに格納して
いるが，あらかじめディストメーションアドレスジェネ
レータ２より指定されたフレームメモリ内容を０ビット
シフトでビットシフタ７を介してアウトラッチ回路８に
格納しておくことによって,1ワード単位でのメモリの書
き込みが可能となる。さらに，第４図における実施例の
タイミング図ではソース画面がちょうど１ワードで区切
られたエリアであるが，これは説明を明確にするための
ものであり，同様の手順で行うことによってビット（ド
ット）イメージでの移動が可能となる。

〔発明の効果〕

本発明によれば、１アドレス単位での画像データの読
み出し毎に、ビットレベルでシフトされた画像データを
画像記憶手段内の書込み位置に逐次書込むことができ、
画像データの移動処理を高速に行うことができる。

【図面の簡単な説明】

第１図は本発明の実施例の回路構成図，第２図は本発明
の実施例のアウトラッチクロックコントローラとアウト
ラッチ回路の詳細な回路図，第３図は画像の移動を表す
図，第４図は本発明の実施例のタイミングチャート図で
ある。 １……ソースアドレスジェネレータ,2……ディストネー
ションアドレスジェネレータ,3,9……マルチプレクサ,4
……ビットムーブコントローラ,5……フレームメモリ,6
……インラッチ回路,7……ビットシフタ,8……アウトラ
ッチ回路,10……アウトラッチクロックコントローラ,1
1,10−１……デコーダ，I₀〜I₃₂……インバータ，N₁〜N
₃₁……ナンドゲート，A₁₀〜A₁₃₁，A₀₀〜A₀₃₁……アンド
ゲート，OR₀〜OR₃₁……オアゲート，F₀〜F₃₁……フリッ
プフロップ．

Claims (1)

【特許請求の範囲】
1. 【請求項１】所定数ビットを１アドレス単位として、複
   数ビットの画像データを複数アドレスに記憶する画像記
   憶手段と、 アドレス指定毎に順次更新されるソースアドレスを記憶
   する第１のアドレス記憶手段と、 アドレス指定毎に順次更新されるデスティネーションア
   ドレスを記憶する第２のアドレス記憶手段と、 上記第１、第２のアドレス記憶手段からソースアドレ
   ス、及びデスティネーションアドレスを交互に読み出す
   ことにより、上記画像記憶手段内のアドレス対応位置を
   交互にアドレス指定するアドレス指定手段と、 上記アドレス指定手段での上記ソースアドレスによるア
   ドレス指定の際に、この指定アドレス対応位置に記憶さ
   れた所定数ビットの画像データを１処理単位として上記
   画像記憶手段から読み出してラッチする第１のラッチ手
   段と、 この第１のラッチ手段でラッチされた１処理単位の画像
   データを所定のシフト量だけビットレベルでシフトする
   画像シフト手段と、 上記画像シフト手段によりシフトされた１処理単位の画
   像データから上記シフト量に応じたビット数分だけ抽出
   し、この抽出された画像データを、上記画像シフト手段
   によりシフトされた位置に合せて上記１アドレス単位の
   データとしてラッチする第２のラッチ手段と、 上記アドレス指定手段での上記デスティネーションアド
   レスによるアドレス指定の際に、上記画像記憶手段内の
   その指定アドレス対応位置に、上記第２のラッチ手段に
   ラッチされた画像データを書込む書込手段と、 上記第１のラッチ手段、画像シフト手段、第２のラッチ
   手段及び書込手段の各動作を上記ソースアドレス及びデ
   スティネーションアドレスの更新毎に繰り返し制御する
   制御手段と を備え、 上記第２のラッチ手段は、２回目以降のラッチの際に、
   その直前に抽出されなかった残りビット数分の画像デー
   タに、次にシフトされた次の１処理単位の画像データか
   ら新たに抽出された上記シフト量に応じたビット数分の
   画像データを、上記シフトされた位置に合せて合成し、
   この合成された画像データを上記１アドレス単位のデー
   タとしてラッチするようにした ことを特徴とする画像データ制御装置。