JPS61170843A - メモリ制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ 本発明は画情報を記憶する為のメモリの制御回路に関す
る。

［発明の技術的背景］ 従来、画情報メモリの制御装置では、原稿等を走査して
得られた画情報を１ペ一ジ単位で画情報メモリに順次書
き込み、又１ペ一ジ単位で口の画情報の読出しを行い、
画情報の古き込み、読出しの制御を行っていた。

［背景技術の問題点］ ところが最近、この画情報メモリに記憶された画情報を
部分的に読出したり、又読出し順序を替えることにより
画像の回転を行うことが要望されている。

しかしながら従来の画情報の制御装置で部分的に画情報
を読出したり又、読出し順序を賛える如き処理を行うと
すると、複雑なハードウェアが必要となるばかりか、元
の画情報を記憶するメモリの他に処理結果を記憶するメ
モリが必要となり、また全体の処理時間が長くなる、等
の問題点があった。

［発明の目的］ そこで本発明の目的は前記問題点を解決すべく、簡単な
構成であり、リアルタイムで画情報の切り出し・合成・
入替え等の処理が行え、又この処理結末を記憶１べさメ
モリが不要なメｔり制御回路を提供りることにある。

［発明の概要］ 前記目的を達成すべく本発明は、主走査方向アドレスを
発生づる主走査方向アドレス発生部と、副走査方向アド
レスを発生する副走査方向アドレス発生部とを有してお
り、主走査方向アドレスの上位ｎビットと、副走査方向
アドレスの上位ｍビットの値に応じて画情報を記憶する
画情報メモリをブロックに分割し、上位ｎビットと上位
ｍビットの値を変換して前記ブロックの選択情報を発生
するメモリブロックセレクタ部を有することを特徴とす
る。

′　　［発明の実施例］ 以下図面に基づいて本発明の実施例を詳細に説明する。

第１図は本発明の一実施例の構成を示すブロック図であ
る。同図に示す如くメモリ制御回路１００は主走査方向
アドレス発生部（以下主アドレスと称す）１と、副走査
方向アドレス発生部（以下副アドレスと称り−）２と、
メモリプロ・ンクセレクタ部３とから４エリ、画情報を
記憶する画情報メモリ４の制御を行う。

主アドレス１はカウンタ回路からなり、主走査歩進信号
１ａが人力される毎に１づつ歩進し、主走査方向アドレ
ス（以下バイトアドレスと称す）１ｂを発生する。

副アドレス２はカウンタ回路からなり、副走査歩進信号
２ａが入力される毎に１づつ歩進し、副走査方向アドレ
ス（以下ラインアドレスと称す）２ｂを発生する。

バイトアドレス１ｂ及びラインアドレス２ｂは夫々上位
ｎビット１Ｃと下位ビットＩｄ、及び上位ｍビット２Ｃ
と下位ビット２ｄに分割される。

下位ビット１ｄ、２ｄは直接画情報メモリ４のアドレス
４ａを構成する。

′＜″″７７ドＬｚ２１ｂ）Ｊ″位°１゛′″１０′！
″・５１インアドレス２ｂの上位ｍビット２Ｃは、メモ
リブロックセレクタ部３に入力される。

バイトアドレス１ｂの上位ｎビット１Ｃと、ラインアド
レス２ｂの上位ｍビット２ｃの値により侵述するように
画情報メモリ４はブロックに分割される。

メモリブロックセレクタ部３はこの分割されたブロック
を選択する情報を発生するもので、図示しない、ランダ
ムアクセスメモリ（ＲＡＭ）、データセレクタ、データ
ラッチ等からなり、アドレスバス５ａ、データバス５ｂ
、リード（ＲＤ）信号５Ｃ、ライト（ＷＲ）信号５ｄ等
を介して図示しないマイクロコンピュータ等に接続され
、このマイクロコンピュータ等によってメモリブロック
セレクタ部３が管理される。

叩ら、メモリブロックセレクタ部３においては、入力さ
れる上位ｎビット１ｃと上位ｍビット２ｃの賄に対応し
て、画情報メモリ４のアドレスのブロック番号が選択さ
れるが、この選択されるブロック番号はあらかじめ、マ
イクロコンピュータ等によってメモリブロックセレクタ
部３内のＲＡＭに占き込まれており、入力される上位ｎ
ビット１Ｃと上位ｍビット２Ｃの値に対応して選択され
るべきブロック番号が上位ｎビット３ａ、上位ｍビット
３ｂとしてメモリブロックセレクタ部３から出力される
。

メモリブロックセレクタ部３から出力される上位ｎビッ
ト３ａ、上位ｍビット３ｂはバイトアドレス１ｂの下位
ピッｌ〜１ｄ及びラインアドレス２ｂの下位ピッ１−２
ｄと共に画情報メモリ４のアドレス４ａを構成する。

次に実例をあげて更に詳しく説明する。まず簡単の為に
バイトアドレス１ｂ及びラインアドレス２ｂを２ビツト
とし、バイトアドレス１ｂの上位ｎビット１Ｃのｎを１
とし、ラインアドレス２ｂの上位ｍビット２Ｃのｍを１
とする。

このアドレスを主走査方向及び副走査方向に対応して並
べると第２図の様になる。

この図において、バイトアドレス１ｂの上位ｎビット１
Ｃとラインアドレス２ｂの上位ｍビット２Ｃに注目しで
、これを（２ｃ、１Ｃ）と表わし、２Ｃ及び１Ｃの値が
次の４通りに相当するブロックに分割する。

（２ｃ　、　１Ｇ） （Ｏｌｏ　）　・・・　第１ブロツク　　６（Ｏｌｌ　
）　・・・　第２ゾロツク　　７（１，０）　・・・　
第３ブロツク　　８（１，１）　・・・　第４ブロツク
　　９このように上位ｎピッ１−１ｃと上位ｍビット２
Ｃの値に応じて画情報メモリ４の記憶領域が４つのブロ
ックに分割される。

上位ｎビット１Ｃと上位ｍビット２ｃとはメモリブロッ
クセレクタ部３に入力される。

メモリブロックセレクタ部３ではマイクロコンピュータ
（図示せず）等によって上位ｎビット１Ｃと上位ｍビッ
ト２ｃとに変換を加える。

このときメモリブロックセレクタ部３において上位ｎビ
ット１ｃをそのまま上位ｎビット３ａとして出力し、上
位ｍビット１ｃをそのまま上位ｍビット３ｂとして出力
すれば画情報メモリ４のアドレス４ａは第２図に示すも
のと同じアドレスとなる。

このような場合には従来のメモリ制御と同様に画情報メ
モリ４の読出し、内さ込みが行われる。

次にメモリブロックセレクタ部３においてｌ　ｆａｔｎ
ビット１Ｃとｌ　６ｒ　ｍビット２ｃとの１の信号をＯ
の信号に変え、０の信号を１の信号に変えるような変換
を行うと、メモリブロックセレクタ部３から出力される
上位ｎビット３ａ、上位ｍビン１〜３ｂ、及び下位ビッ
ト１ｄ、下位ビット２　ｄ　”ｉｌｌ”　構成されるア
ドレス４ａは第３図の様になる。

即ら第４ブロツク９、第３ブロツク８、第２ブロツク７
、第１ブロツク６の順に並ぶ。

口のような変換をメモリブロックセレクタ部３で行うと
、メモリを読取る場合に、第４ブロツク９、第３ブロツ
ク８、第２ブロツク７、第１ブロツク６の順に読出され
るので、ブロック中位の順序入換えが可能となる。

また読取りを途中まで行えば、例えば第４プロｙ　’）
　９　ｒｅ　′ｆ　（７）　ｎ　Ｈｌ　’）　Ｓ　？Ｔ
　Ｎ　６・［！Ｄ　’５７　Ｄ　７　’）　’Ｄ　’；
’］　　　　ｔり出しが行える。

次にメモリブロックセレクタ部３において、上位ｍビッ
ト２Ｃを反転させて、上位ｎピッ［〜１Ｃはそのまま上
位ｎビット３ａとして出力するとアドレス４ａは第４図
の様になる。

即ち第３ブロツク８、第４ブロツク９、第１ブロツク６
、第２ブロツク７の順に並ぶ。

このような変換をメモリブロックセレクタ部３で行うと
、メモリを読取る場合に、第３ブロツク８、第４ブロツ
ク９、第１ブロツク６、第２ブロツク７の順に読出され
るのでブロック中位の順序入換えが可能となる。

次に、メモリブロックセレクタ部３において、上位ｎビ
ット１Ｃと上位ｍビット２Ｃとで１ｃ＝２Ｃのときには
、メモリブロックセレクタ部３から出力される上位ｎビ
ット３ａ、上位ｍビット３ｂは、夫々上Ｉｎビット１Ｃ
と上位ｍビット２Ｃに等しく、１Ｃへ２Ｃのときには上
位ｎビット３ａ、上位ｍヒツト３ｂは夫々上位ｎビット
１Ｃと上位ｍビット２Ｃを反転さけたものとすると、画
情報メモリ４のアドレス４ａは第５図に示す様になる。

即ち第１ブロツク６、第３ブロツク８、第２ブロツク７
、第４ブロツク９の順に並ぶ。

このようにバイトアドレス１ｂの上位ｎビット１Ｃと、
ラインアドレス２ｂの上位ｍビット２Ｃとに、メモリブ
ロックしレクタ部３において適宜変換を加え、メモリブ
［ｌツクセレクタ部３から出力される上位ｎビット３ａ
、上位ｍビット３ｂと、バイトアドレス１ｂの下位ビッ
トＩｄ、う、インアドレス２ｂの下位ビット２ｄとから
メモリ４のアドレス４ａを構成することにより、ブロッ
ク単位の切出し、順序入れ替え等が行われる。

尚本実施例においてはバイトアドレス１ｂ及びラインア
ドレス２ｂを説明を簡単にする為に２ビツトとしたが、
実際には、例えば８ビツトというように２ビツト以上で
ある。

また上位ｎビット１Ｃ及び上位ｍビット２ｃも本実施例
では１ピツ１〜としたが、これ以トのビットでもよい。

そしてこの上位ｎビット１Ｃと上位ｍビット２Ｃのｎと
ｍを１以上とり−ると、それに応じたブロックの分割数
を与えることができる。

（発明の効果］ 以上詳細に説明した如く本発明によれば簡単な構成で、
リアルタイムで画情報の切り出し・合成・入替え等の処
理が行え、又この処理結末を記憶すべきメモリが不要な
メモリ制御回路を提供することができる。

【図面の簡単な説明】

第１図は本発明の一実施例に係るメモリ制御回路の構成
を示すブロック図、第２図、第３図。 第４図、第５図は夫々ブロックに分割されたアドレスを
示す説明図である。 １・・・主走査方向アドレス発生部、２・・・副走査方
向アドレス発生部、３・・・メモリブロックセレクタ部
、４・・・画情報メモリ。 第１図 Ｉ−Ｉ ■の

Claims (1)

【特許請求の範囲】
1. 主走査方向アドレスを発生する主走査方向アドレス発生
   部と、副走査方向アドレスを発生する副走査方向アドレ
   ス発生部と、主走査方向アドレスの上位ｎビットと副走
   査方向アドレスの上位ｍビットとの値に応じて画情報を
   記憶する画情報メモリをブロックに分割し、上位ｎビッ
   トと上位ｍビットの値を変換して前記ブロックの選択情
   報を発生するメモリブロックセレクタ部とを具備するこ
   とを特徴とするメモリ制御回路。