JPS5921188B2 - 半導体回路装置 - Google Patents

Description

【発明の詳細な説明】 本発明は電荷を蓄積する形の半導体装置に関し、その目
的とするところは任意の量の電荷を得ることのできる半
導体装置を提供するにある。

一般に電荷を蓄積する形の半導体装置としてはＭＩＳ（
メタル・インシユレイシヨン・セミコンダクタ）構造の
半導体装置が知られている。

このようなＭＩＳ構造の半導体装置における蓄積電荷量
を決定するためには、半導体表面比抵抗、絶縁膜の厚さ
、印加電圧電極の面積、その他多くのファクタを考慮す
る必要があるが、その多くは使用電圧、その他の回路素
子、例えばＭＩＳ、ＦＥＴとのプロセスの一致性等の配
慮からある程度固定して考えざるを得ず、結局、従来法
における電荷量の決定は、電極面積をコントロールする
ことにより行なわれていた。したがつて、このような従
来の手法によるならば当然のことながら実現し得る最小
の電荷量は工業的に実現し得る電極の大きさによつて規
制さへそれ以下の電荷量を制御よく蓄積することができ
ないという欠点がある。

本発明はこのような従来の欠点を除去し、工業的に実現
し得る電極の大きさに規制されることなく任意の値の電
荷を蓄積することが可能な半導体装置を提供するにある
。

このような目的を達成するために本発明では、工業的に
可能な大きさの電極をもつＭｌＳ構造の半導体装置によ
つて得られた比較的大量な電荷を移送蓄積する過程にお
いて一定の面積比をもつ電極によつて電荷を一定の比に
分割して蓄積するという新しい考え方を導入している。
以下本発明の一実施例を図面を用いて詳細に説明する。

まず第１図から第３図までは本発明にかかわる半導体装
置の一実施例を示す断面図であり、同図中１は基体半導
体、２は基体半導体１の上に形成された薄いゲート絶縁
膜、３ａ，３ｂ，３ｃ，３ｄは上記絶縁膜２上に形成さ
れた電極であり、そのうち３ａは分割されるまえの全電
荷をその下の基体半導体表面部分に蓄積しておくための
第１の電極であり、３ｂ，３ｄは分割された後の電荷を
その下の基体半導体表面部分にそれぞれ蓄積しておくた
めの第２，第３電極であり、３ｃは上記電極３ｂ，３ｄ
下の電荷を蓄積する基体半導体表面部分間を接続したり
、または分離したりするための第４の電極である。

上記各電極の下の電荷を蓄積する基体半導体表面部分を
チヤンネルといＧ＼はじめに全電荷が与えられる第１の
電極３ａの下のチヤンネルが第１のチヤンネルを構成し
、他の第２，第３，第４の各電極３ｂ，３ｃ，３ｄの下
の各チヤンネルがそれぞれ第２のチヤンネルを構成する
。φ１，φ２，φ３，φ４はそれぞれ電極３ａ，３ｂ，
３ｃ，３ｄに印加される駆動パルス電圧であり、それら
の波形は第２図に示すようにそれらの組合せによつて特
徴ずけられる４つのタイミングＴｌ，ｔ′，，Ｔ２，ｔ
３から成つている。そして本発明においては、Ｔ，，ｔ
′１，ｔ２，ｔ３の各時点での半導体表面の電位曲線は
、第３図中４で示すように変化し、それに伴ない電荷も
５で示すように移行する。すなわち時刻ｔ１において、
ある量Ｑの電荷が周知の方法により電極３ａの下にのみ
導入されるが、その量は、従来と同様充分少なくするこ
とはできない。時刻ｔｌではφ１，φ２，φ３，φ４と
もにＶ。Ｏの電圧が印加されるため全電極下にチヤンネ
ル層が出来全電荷が全電極下に分散して蓄積される。時
刻Ｔ２では電極３ａの電圧が０Ｖとなるため、電極３ａ
下に残つていた電荷は電極３ｂ，３ｃ，３ｄの下の領域
に移送される。時刻Ｔ３では電極３ｃの電圧φ３が０と
なるため、その下の電荷も電極３ｂ，３ｄの下の領域に
移送され結局全電荷Ｑは電極３ｂ，３ｄの面積の比で分
割される。したがつて、電極３ｂと３ｄの面積の比を（
Ｎ−１）：１に設定すると、電極３ｄの下の領域にＱ／
Ｎの電荷が蓄積された状態を得ることができる。第４図
は本発明にかかわる他の実施例を示す上面図である。

図中ドツトマークを付した部分は基体半導体表面に薄い
ゲート絶縁膜を形成した部分であり、その下には電荷の
蓄積移送の可能なチヤンネル層を容易に形成させること
ができるが、その他の部分にはチヤンネル層が形成され
ないように基体半導体表面に極めて厚い絶縁膜が形成さ
れている。そして上記チヤンネル層を横ぎるようにハツ
チングしてしめした電極３ｅ，３ｆ，３ｇが形成されて
いる。

ここで銘記しなければならないこと（丸上記ドツトマー
クの付された薄い絶縁膜と電極とのかさなりあつた部分
が有効に動作し、その他の厚い絶縁膜と電極とのかさな
りあつた部分では電荷の蓄積も移動も行なわれないとい
うことであり、それがため上記電極３ｅ，３ｆ，３ｇに
第２図に示すようなパルス電圧φ，，φ３，φ４をそれ
ぞれ加えれば、第１図に示した場合とほぼ同様に電荷の
分割を行なうことができるのである。すなわち、時刻Ｔ
，において、ある量Ｑの電荷が周知の方法により電極３
ｅの下で、かつ薄い絶縁膜下の半導体表面部に導入され
るが，時刻ｔ′１では電極３ｅ下にあつた電荷が電極３
ｆ下、さらにはそこで２方向に分流されて電極３ｇ下の
部分Ａ，Ｂにも蓄積される。

つぎに時刻Ｔ２で電極３ｅ下の電荷が電極３ｆ，３ｇ下
へ流出し、さらに時刻Ｔ３で電極３ｆ下の電荷が電極３
ｇ下に流出する。

このとき、厚い絶縁膜下には、チヤンネル層は形成され
ないから電極３ｇ下の薄い絶縁膜のチヤンネル部分Ａお
よびＢ間は完全に分離された状態となる。したがつて、
このときチヤンネル部分Ａ（５Ｂとの面積比を１：（Ｎ
−１）に設定しておけ（二 チヤンネルＡにはＱ／Ｎの
量の電荷を得ることができる。以上本発明をいくつかの
実施例について説明してきた力人本発明は上記実施例に
限定されるものではなく、本発明の要旨を変更しない範
囲において実施可能である。

例えば、単位の大きさのセルを作つておき、その個数の
比をもつて面積比としてもよく、また他の例としては、
電荷Ｑを２つに分割するのではなく、もつと多くの数に
分割し、分割されたそれぞれの電荷を利用するようにし
てもよい。

また、本発明はｐ形基体半導体を用いたｎチヤンネル形
半導体装置をはじめｎ形基体半導体を用いたｐチヤンネ
ル形半導体装置にも適用することができる。

【図面の簡単な説明】 第１図は本発明の→実施例を示す断面図、第２図は第１
図に示した構造を駆動するパルス波形、第３図は本発明
の動作を電荷蓄積状態で示す図、第４図は本発明の他の
実施例を示す上面図である。 １・・・・・・基体半導体、２・・・・・・ゲート絶縁
膜、３ａ，３′Ｂ，３ｃ，３ｄ，３ｅ，３ｆ，３ｇ・・
・・・・電極、４・・・・・・電位曲線、５・・・・・
・電荷、Ａ・・・・・・チヤンネノ２Ｂ・・・・・・チ
ヤンネル。

Claims (1)

1. 【特許請求の範囲】 １ 一定量の電荷を蓄積、移送するための第１のチャン
   ネルと、上記第１のチャンネルを含むことなく設けられ
   た互に直列に配置された少なくとも３つの第２のチャン
   ネルと、上記各チャンネルを制御するために上記チャン
   ネル表面に絶縁膜を介して形成されたゲート電極からな
   り、上記第１のチヤンネルへ一定量の電荷を移送して蓄
   積し、上記一定量の電荷を上記互に直列に配置された少
   なくとも３つの第２のチャンネルに分布して蓄積させ、
   上記互いに直列に配置された少なくとも３つの第２チャ
   ンネルの内の中間に配置された少なくとも１つの第２の
   チャンネルに蓄積された電荷をその両側に位置するチャ
   ンネルに移送して再分布させることによつて、上記第１
   のチャンネルに蓄積した一定量の電荷を上記第２チャン
   ネルの内の中間に配置された少なくとも１つの第２のチ
   ャンネルの両側に位置するそれぞれのチャンネルの面積
   の比に分割することを特徴とする半導体回路装置。 ２ 第２チャンネルの内の中間に配置された少なくとも
   １つの第２のチャンネルの両側に位置するそれぞれのチ
   ャンネルの面積を互に異ならしめたことを特徴とする特
   許請求の範囲第１項記載の半導体回路装置。 ３ 第１のチヤンネルと第２のチャンネルとは互いに直
   列に配置されていることを特徴とする特許請求の範囲第
   ３項記載の半導体回路装置。 ４ 第１のチャンネルは第２のチャンネルの中間に配置
   されたチャンネルと直列に接続されていることを特徴と
   する特許請求の範囲第３項記載の半導体回路装置。 ５ 第２のチャンネルの中間に配置されたチャンネルの
   両側に位置するそれぞれのチャンネルを制御するための
   ゲート電極を互に一体化して成ることを特徴とする特許
   請求の範囲第４項記載の半導体回路装置。