JPS59214089A

JPS59214089A - 選択駆動回路

Info

Publication number: JPS59214089A
Application number: JP58087637A
Authority: JP
Inventors: 展明甲; 大木　雅史
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1983-05-20
Filing date: 1983-05-20
Publication date: 1984-12-03
Also published as: JPH0343717B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は、ＸＹマ）　リクス表示装置又は撮像装置等に
用いて好適なマトリクスパネルの各行（または各列）の
選択駆動回路に関するものである。

〔発明の背景〕

第１図は、一般的なマトリクス型表示装置の１例を示す
説明図である。同図に示す表示装置は、垂直駆動部３に
より１本の走査電極が選択されている間に、水平駆動部
２により順次選択されて行く水平スイッチング素子４を
通して、端子５に加えられる表示信号を表示パネル１の
各画素に印加して行く、いわゆる点順次走査を行うもの
である。

表示素子（画素）としては、例えば液晶やＥＬ。

螢光表示管等が考えられている。また、マ）　ＩＪクス
型撮像装置の場合も、表示信号が撮像信号に、表示素子
が撮像素子に、信号の流れが各画素から端子信号へと逆
方向に置き換わるが、水平駆動部２や垂直駆動部３の働
きは同じである。以下の説明では、マトリクス型表示装
置を例にとり述べて行くが、マ）　ＩＪクス型撮像装置
に対しても同様にこの説明は適用できるものである。

水平駆動部２や垂直駆動部３における選択駆動回路の従
来例としてのシフトレジスタを第２図に示す。この回路
動作を第３図に示したその各部信号波形を用いて以下に
説明する。

まず、シフトクロック波形（Ａ）が端子１５に、走査開
始パルス波形（ｎ）が端子１３に入力される。シフトク
ロックの“°１”レベルでブータラ取り込み“０”レベ
ルでそのデータを保持するハーフラッチ１０に、走査開
始パルス波形（Ｂ）と、それを入力とするインバータ１
７の出力、及びシフトクロック波形（Ａ）が入力される
と、出力１６として波形（Ｃ）が得られる。このハーフ
ラッチ１０の出力力、シフトクロックの１′０”レベル
でデータを取り込み″′１＃レベルでそのデータを保持
するハーフラッチ１】に、シフトクロック波形（Ａ）と
共に加えられると、出力波形（Ｄ）が端子１４ａに得ら
れる。以下この２種類のハーフラッチ１０と１１を１組
とする、１点鎖線で囲まれたフルラッチ１２ａと同じ回
路が１２ｂ、１２ｃと縦続接続され、それぞれの出力端
子１４ｂ、１４ｃに１クロック周期づつ遅れた選択駆動
パルスとして、波形（Ｅ）及び波形（Ｆ）が得られる。

マトリクス型表示装置においてテレビ表示を試みる場合
、水平・垂直の画素数として２００程度以上必要と考え
られる。従って各駆動回路であるシフトレジスタの出力
、すなわちそれを形成するフルラッチの数も２００程度
以上必要となる。これだけ多い段数のシフトレジスタに
、例えばテレビ表示に必要となる、約５Ｍ１１ｚの水平
シフトクロックを印加すると、その消費電力は極めて大
きくなる。特に、液晶表示装置のように、表示に電力が
ほとんど必要ないものを表示素子とした場合、それに比
較して消費電力が莫大になるので大きな問題となる。

また、単結晶Ｓｉ基板を駆動基板として用いるアクティ
ブマトリクス型表示装置においては、外部駆動回路及び
それとの配線数を減らすためＫ。

駆動基板上に水平・垂直の駆動回路を内蔵させる−　ぢ
　− 必要性がある。この駆動基板を歩留り良く製造しかつ低
価格化するためには、チップサイズを小さくする必要性
がある。例えば、１０〜２０価角チップサイズでは、水
平・垂直画駆動回路の出力ピッチとして３０〜８０ｐｍ
程度が要求される。しかし、第２図に示す従来例のフル
ラッチは、例えば５μｍＣＭＯ８のレイアウトルールで
は、１列に並べるとして、１１０μｍピッチ程度が限界
である。従って、駆動回路を小形にして内蔵するのは難
しい。

シフトレジスタとして第２図のような、ＲＳフリップフ
ロップを基本としだもの以外にも多く考えられているが
、表示装置として光が入射することや、クロックの遅い
垂直シフトレジスタを考慮すると、スタティック型のシ
フトレジスタの方が有利である。スタティック型のシフ
トレジスタにも各種の構成回路があるが、いずれもＲ８
７リツプフロツプを基本とした第２図のものと、チップ
上の占有面積はほぼ同等となり、やはり問題となる。

６− 〔発明の目的〕本発明の目的は、上記した従来技術の欠点を解消し、消
費電力の低減と共に、駆動回路の占有面積を低減し、低
価格、高歩留りのマトリクスパネルの各行（または各列
）の選択駆動回路を提供することにある。

〔発明の概要〕

この目的を達成するために、本発明では、駆動回路とし
てのパルスシフト回路中の選択パルス出力が１パルスし
かないことに着目し、次段に選択パルスが送られると、
その前段をリセットさせる動作を行うようにして、駆動
回路１段に要する構成素子数を半分以下に簡略化したこ
とを特徴とする。

〔発明の実施例〕

次に図を参照して本発明の一実施例を説明する。

第４図は本発明の一実施例を示す回路図である。

同図に示す実施例を、第２図に示した従来例と比べると
、従来例では２個のハーフラッチ１０及び１１で１駆動
出力１４ａを得ているが、第４図の実施例では、ハーフ
ラッチに相当する回路２個、１８ａ及び１９ａで２駆動
出力２０ａ、　　２０ｂを得ている点が大きく異なって
いる。また、ハーフラッチに相当する回路、１８ａ、１
９ａは、従来例のハーフラッチ１０．１１に比べてＡＮ
Ｄゲート又はＯＲゲートが１つづつ少なく、ＮＯＲゲー
ト（又はＮＡＮＤゲート）２個で構成されるＲＳフリッ
プフロップのリセットＲ（又はＲ）が前段の出力でなく
、次段の出力に接続される点においても異なっている。

第４図に示した１実施例の動作を、第５図に示したその
各部信号波形図を用いて以下に説明する。

端子１５にシフトクロック波形（Ａ）、端子１３に走査
開始パルス波形（Ｂ）を入力すると、クロックの＠１＃
レベルに同期して、ＮＯＲゲート２個で構成されるＲ８
７リツプフロツプの８１人力が１１”レベルとなり、こ
のＲＳフリップフロップがセットされ、出力Ｑ１に１０
″、Ｑｌに１″が得られる。この状態でり覧ツク波形（
Ａ）が′０＃になると、１段目１８ａの入力゛ゲートが
閉じると同時に、２段目１９ａの入力ゲート（ＯＲ）が
開き、Ｑｌの＠０＃を、２段目１９ａのＮＡＮＤゲート
２個で構成されたＲＳフリップフロップの８２人力に送
り、この２段目のＲＳフリップフロップがセットされ、
出力Ｑ２に″１′、Ｑ２Ｋ”０”が得られる。同時にＱ
ｌが１段目のＲＳフリップフロップのＲ１人力に接続さ
れているため、１段目ＲＳフリップフロップがリセット
され、出力ＱｒＫ″″ｏ”、Ｑｌに６１＃が得られる。

この後１段目の状態は、りｎツク（Ａ　’）が′″１”
レベルの時に、端子１３が１１”にならない限り変わら
ない。

この状態でクロック波形（Ａ）が′″１″になると、２
段目１９ｇの入力ゲートが閉じ、３段目１８ｂの入力ゲ
ート（ＡＮＤ）が開き、Ｑｚの′１＃を３段目１８ｂの
ＮＯＲゲート２個で構成されたＲＳフリップフロップの
８３人力に送り、３段目のＲＳフリップフロップがセッ
トされ、出力Ｑ３に′０″、Ｑｚに″１″が得られる。

同時にＱｚが２段目のＲＳフリップ７リツプのＲ２人力
に接続９− されているため、２段目ＲＳフリップフロップがリセッ
トされ、出力Ｑ２に１１”、Ｑｌに＠０′が得られる。

この後、２段目の状態は、クロック（Ａ）が′″０″の
時に、１段目出力Ｑ１が１０′＃にならない限り変わら
ない。

以下、同様な動作をくり返し、Ｑ４．Ｑ５等の出力が次
々に得られる。マトリクスパネル駆動出力としては、ｎ
段目のＱｎ出力を用い、第４図の端子２０ａ、２０ｂ、
２０ｃを用いると良い。

第２図に示した従来例の動作では、シフトクロックの周
期でマトリクスパネル選択駆動出力が得られるが、第４
図に示した本発明の一実施例では、デユーティ比はぼ５
０％のシフトクロックを用いることにより、シフトクロ
ックのほぼ半周期で同出力が得られる。従って、シフト
クロックの周波数を半分に出来るため、低電力化が図れ
る。さらに、従来例と比べ、各駆動段当りのシフトクロ
ック端子のファン・インが１／４となるため、り四ツク
ドライバーを小さくでき、かつ低電力にできる。

第４Ａ図は、第４図と全く等価な回路図である。

第４図では、１段目１８ａ、３段目１８ｂなど奇数段で
は、２個のＮＯＲ回路から成るＲ３７リツプ７０ツブと
１個のＡＮＤゲートが用いられ、残りの偶数段では、２
個のＮＡＮＤ回路から成るＲＳフリップフロップと１個
のＯＲゲートが用いられている。

そこで、奇数、偶数に関係なく、どの段も、２個のＮＯ
Ｒ回路から成るＲ８７リツプフロツプと１個のＡＮＤゲ
ートを用いるようにして、第４図と等価な回路を実現し
ようとすると、第４Ａ図に示すように、偶数段において
、インバータＩを付加し、端子１５から供給されるクロ
ックを該インバータＩにより反転して供給するようにす
るとよい。

第４図と第４Ａ図は、全く等価な回路であるが、第４Ａ
図の方が、偶数段において素子（インバータ）１個を余
分に必要とし、それだけ素子の所要個数が増すのでＩＣ
化の際など不利であるから、実用的には第４図の回路が
採用される。

次に、第４図に示した実施例では、ＲＳフリップフロッ
プのリセットを、次段出力により行っているため、最終
段のリセットのかけ方を示していない。この最終段のリ
セットのかけ方の例を第６図と第７図に示す。いずれも
、シフトクロックを入力とするインバータ２１の出力を
最終段リセット入力に用いている。第６図と第７図の違
いは、前者はＮＯＲ構成、後者はＮＡＮＤ構成のＲＳフ
リップフロップを持つ最終段である点であり、本質的な
差はない。この動作を以下に説明する。

第６図の場合、端子１５に加えられるシフトクロックが
＠１″レベルの時、前段より端子１３Ｋ“１＃が加わる
と、２個のＮＯＲゲートで構成されるＲ８７リツプフロ
ツプがセットされ、端子２０ｙにマトリクス選択駆動信
号″″１”が出力される。この後シフトクロックが″０
＃になると最終段１８ｙの入力ＡＮＤゲートが閉じると
共に、シフトクロックを入力とするインバータ２１によ
りリセット信号＠１”が、ＲＹに入力され、最終段１８
ｙのＲＳフリップフロップはリセットされ、マ）　１７
クス非選択駆動出力″Ｏ″が、端子２０ｙから出力され
る。このようにして、最終段の終端としての役割を果た
す。また、第７図の場合も、第６図の場合とほとんど同
じ動作をする。

なお、第５図の波形を良く見ると、マトリクス駆動出力
として用いる波形Ｑ１とＱ２　　Ｑ２とＱ３Ｑ３とＱ４
には微小な部分的型なりが生じている。

この重なりの生じる原因は、前述の動作説明でもわかる
ように、ｎ段目のＲ８７リツプフロツプがセット状態か
らリセットされるのは、（ｎ＋１）段目のＲＳフリップ
フロップがセットされた後になるため、素子の信号伝搬
遅延分だけ、ｎ段と（ｎ＋１）段が同時にセット状態に
なるからである。

この時間は、極めて短いため、あまり問題にならないが
、これが問題になる場合、第４図に示した実施例におい
て、マトリクス駆動出力を１段おき、すなわち２０ａ、
２０ｃ・・・・・・と使５ことにより解決できる。この
場合、マトリクス駆動出力を、２０ａ。

２０ｂ、２０ｃ、２０ｄ・・・・・・と使う場合に比べ
、駆動回路、クロック周波数共２倍になってしまう。

しかし、第２図の従来例と比べると１段当り２個のゲー
トが減り、また、シフトクロックに対するファン・イン
も半減しており、構成簡略化、低電力化になっている。

また、シフトクロックのデユーティを変えることにより
、ｎ段目と（ｎ−１−１）段目のマトリクス選択駆動出
力パルス間の分離時間（全マトリクス非選択時間）を調
整できるという利点を持つ。

全段の出力をマトリクス駆動出力として使う場合、前述
の駆動出力パルスの重なりを軽減する具体例を第８図に
示す。これは第４図に示す本発明の１実施例において、
各段にしきい値ｖｔｈの低い出力インバータをつけ加え
たものである。各部の動作波形の出力変化部分を第５図
よりも拡大して示した第９図を用いて、第８図の実施例
を以下に説明する。

第４図記載部分、１８ａ、１８ｂ、１９ａ、１９ｂの動
作については、第８図の実施例も第４図の実施例も同一
の動作を行う。第９図の波形図において第８図中の第４
図記載相当部分の各ゲートのしきい値ｖｔｈを波形（Ａ
）中に示すｙｔｈｌの如く高く設定し、第８図独自のイ
ンバータ、２２ａ、　２２ｂ２２ｃ、２２ｄのしきい値
Ｖ　ｔ　ｂを波形（Ｑｌ）に示したＶｔｈ２の如く低く
設定しである。こうすることにより、Ｑｌ、Ｑ２．Ｑ３
をそれぞれ入力とするインバータ、２２ａ、２２ｂ、２
２ｃの出力２３ａ、　２３ｂ。

２３ｃは波形、（Ｇ）ｊ（Ｈ）ｔ（Ｉ）に示すように、
波形（Ｑｌ）、（Ｑ２）、（Ｑ３）よりパルス巾が狭く
なり、出力パルスの重なりが減少する。このようにして
出力インバータのしきい値ｖｔｈの操作により、容易に
出力パルスの重なりを減少させることができる。

〔発明の効果〕

以上で述べたように、本発明によれば、従来例に比べて
、駆動回路の規模と占有面積を半減できるため、歩留り
が向上し、低価格化が実現できる。

また、シフトクロック供給バッファの能力が１／４で良
く、周波数も半分となるため、駆動部の消費電力は、従
来例に比べて１／８近くに低減するという効果がある。

１５− ンパータ、

【図面の簡単な説明】

第１図は一般的なマ）　ＩＪクス型表示装置の一例を示
す説明図、第２図はマ）　ＩＪクスパネルの従来の選択
駆動回路を示す回路図、第３図は第２図に示す回路の各
部信号波形図、第４図は本発明の一実施例を示す回路図
、第４Ａ図は第４図と等価な他の実施例を示す回路図、
第５図は第４図に示す回路の各部信号波形図、第６図、
第７図はそれぞれ第４図に示した実施例における最終段
のリセットのかけ方の具体例を示す回路図、第８図は本
発明の別の実施例を示す回路図、第９図は第８図の回路
における各部信号波形図、である。符号説明１・・・・・・表示パネル、２・・・・・・水平駆動部
、３・・・・・・垂直駆動部、４・・・・・・水平スイ
ッチ素子、１２ａ。１２ｂ、１２ｃ・・・・・・フルラッチ、１８ａ、１８
ｂ・・・・・・クロック“１″の時セット入力を受は付
けるＲＳフリップフロップ、１９ａ、１９ｂ・・・・・
・クロック１０＃の時セット入力を受は付けるＲＳフリ
ップフロップ、２１，２２ａ、２２ｂ、２２ｃ、２２ｄ
−−−・イ１６− 代理人　弁理士　並　木　昭　夫１７−

Claims

【特許請求の範囲】１）Ｒ８７リツプフロツプとＡＮＤゲートで構成される
各段において、前記フリップフロップのＳ（セット）端
子に前段出力とクロック信号の論理積出力を前記ＡＮＤ
ゲートで作成して入力し、前記フリップフロップのＲ（
リセット）端子には次段出力を入力すると共に、相互に
隣り合う各段では、前記クロック信号を相互に反転して
供給するようにしたことを特徴とするマトリクスパネル
の各行（または各列）の選択駆動回路。２）一段おきの各段（第１の種類の段）は、２個のＮＯ
Ｒゲートより成るＲＳフリップフロップとＡＮＤゲート
で構成し、残りの各段（第２の種類の段）は、２個のＮ
ＡＮＤゲートより成るＲＳフリップフロップとＯＲ回路
により構成し、前記第１の種類の段では、Ｒ８７リツプ
フロツプのＳ（セット）端子に前段出力とクロック信号
の論理１− 積出力をＡＮＤゲートで作成して入力し、Ｒ８フリップ
フロップのＲ（リセット）端子には次段出力を入力する
ようにし、前記第２の種類の段では、Ｒ３７リツプフロ
ツプのＳ（セットバー）端子に前段出力の反転出力Ｑと
クロック信号の論理和出力をＯＲゲートで作成して入力
し、［（、ＳフリップフロップのＲ（リセットバー）端
子には、次段出力の反転出力Ｑを入力するようにしたこ
とを特徴とする特許請求の範囲第１項記載の選択駆動回
路。３）特許請求の範囲第１項または第２項記載の選択駆動
回路において、最終段のＲＳフリップフロップのＲ（リ
セット）またはＲ（リセットバー）端子にクロック信号
の反転出力を入力したことを特徴とする選択駆動回路。４）特許請求の範囲第１項または第２項記載の選択駆動
回路において、各ＲＳフリップフロップの出力Ｑを、他
のゲートより低いしきい値をもつインバータに入力し、
このインバータ出力を選択駆動出力として用いるように
したことを特徴とする選択駆動回路。