JPS59219018A - 符号挿入回路 - Google Patents
符号挿入回路Info
- Publication number
- JPS59219018A JPS59219018A JP9352183A JP9352183A JPS59219018A JP S59219018 A JPS59219018 A JP S59219018A JP 9352183 A JP9352183 A JP 9352183A JP 9352183 A JP9352183 A JP 9352183A JP S59219018 A JPS59219018 A JP S59219018A
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- JP
- Japan
- Prior art keywords
- code
- signal
- shift register
- parity
- clock signal
- Prior art date
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
ｔａ）発明の技術分野
本発明は符号変換回路に係り、特に並列符号を直列符号
に変換して１ビツトの所定符号を付加する符号挿入回路
の改良に関す。
に変換して１ビツトの所定符号を付加する符号挿入回路
の改良に関す。
（ｂｌ 従来技術と問題点
第１図はこの種符号変換回路における従来ある符号挿入
回路の一例を示す図であり、第２図は第１図の動作過程
の一例を示す図であ′る。第１図および第２図において
、５ピノ１−Δ、ＩＩ Ｃ，ＤおよびＥから構成される
並列符号ＳＯは、５段構成のシフトレジスタＳＦＨに設
定された後、クロック信号ｃｌｋに同期して右方向に１
ビット宛送られ、シフトレジスタＳＦＲの出力段である
最右段からクロック信号ｃｌｋの第１周期にピノｌ−Ａ
が、第２周期にピノｌ−Ｂが、以下同様に第５周期にビ
ノドＥが順次送出され、直列符号Ｓ１として送出される
。該直列符号Ｓ１はゲー）Ｇｌおよびパリティ符号発生
回路ＰＧに伝達される。パリティ狩り発生回路ＰＧは、
伝達される直列符号Ｓ１に対する所定のパリティ検査剤
に基づき１ビツトのパリティ検査符号ｐを作成し、ゲー
）Ｇ２に伝達する。−力計数回路ＣＮＴは、シフトレジ
スタＳＦＲを歩進させるクロック信号ｃｌｋを計数し、
第１乃至第５周期を計数する間は論理値００制御信号Ｃ
Ｉを出力し、第６周期を計数する間は論理値１の制御信
号ＣＩを出力し、ゲートＧ１およびＧ２に伝達する。従
ってクロック信号ｃｌｋの第１乃至第５周期の間はゲー
トＧ１が導通状態、ゲートＧ２が阻止状態となり、シフ
トレジスタＳＦＨの最右段から送出される直列符号Ｓ１
がゲートＧ１およびＧ３を介して出力され、第６周期の
間はゲートＧ２が導通状態、ゲー１− Ｇ １が阻止状
態となり、パリティ符号発生回路ＰＧから送出されるパ
リティ検査符号ｐがゲートＧ２およびＧ３を介して出力
される。その結果ゲートＧ３からは、ピノＩ−Ａ乃至Ｅ
の次に１ビツトのパリティ検査符号ｐが付加されたパリ
ティ付直列符号Ｓ２が送出されることとなる。
回路の一例を示す図であり、第２図は第１図の動作過程
の一例を示す図であ′る。第１図および第２図において
、５ピノ１−Δ、ＩＩ Ｃ，ＤおよびＥから構成される
並列符号ＳＯは、５段構成のシフトレジスタＳＦＨに設
定された後、クロック信号ｃｌｋに同期して右方向に１
ビット宛送られ、シフトレジスタＳＦＲの出力段である
最右段からクロック信号ｃｌｋの第１周期にピノｌ−Ａ
が、第２周期にピノｌ−Ｂが、以下同様に第５周期にビ
ノドＥが順次送出され、直列符号Ｓ１として送出される
。該直列符号Ｓ１はゲー）Ｇｌおよびパリティ符号発生
回路ＰＧに伝達される。パリティ狩り発生回路ＰＧは、
伝達される直列符号Ｓ１に対する所定のパリティ検査剤
に基づき１ビツトのパリティ検査符号ｐを作成し、ゲー
）Ｇ２に伝達する。−力計数回路ＣＮＴは、シフトレジ
スタＳＦＲを歩進させるクロック信号ｃｌｋを計数し、
第１乃至第５周期を計数する間は論理値００制御信号Ｃ
Ｉを出力し、第６周期を計数する間は論理値１の制御信
号ＣＩを出力し、ゲートＧ１およびＧ２に伝達する。従
ってクロック信号ｃｌｋの第１乃至第５周期の間はゲー
トＧ１が導通状態、ゲートＧ２が阻止状態となり、シフ
トレジスタＳＦＨの最右段から送出される直列符号Ｓ１
がゲートＧ１およびＧ３を介して出力され、第６周期の
間はゲートＧ２が導通状態、ゲー１− Ｇ １が阻止状
態となり、パリティ符号発生回路ＰＧから送出されるパ
リティ検査符号ｐがゲートＧ２およびＧ３を介して出力
される。その結果ゲートＧ３からは、ピノＩ−Ａ乃至Ｅ
の次に１ビツトのパリティ検査符号ｐが付加されたパリ
ティ付直列符号Ｓ２が送出されることとなる。
以上の説明から明らかな如く、従来ある符号挿入回路に
おいては、並列符号ＳＯから変換した直列符号Ｓ１にパ
リティ検査符号ｐを付加する為に、デー１−Ｇｌ乃至Ｇ
３を設ける必要があり、当該符号変換回路の経済性を損
なう恐れが有った。
おいては、並列符号ＳＯから変換した直列符号Ｓ１にパ
リティ検査符号ｐを付加する為に、デー１−Ｇｌ乃至Ｇ
３を設ける必要があり、当該符号変換回路の経済性を損
なう恐れが有った。
（Ｃ）発明の目的
本発明の目的は、前述の如き従来ある符号挿入回路の欠
点を除去し、当該符号変換回路の経済性を損なうこと無
く、変換後の直列符号に１ビツトから成る所定符号を付
加することに在る。
点を除去し、当該符号変換回路の経済性を損なうこと無
く、変換後の直列符号に１ビツトから成る所定符号を付
加することに在る。
（ｄｌ 発明の構成
この目的は、所定数のビットから構成される並列符号を
直列符号に変換する符号変換回路において、モード指定
信号により右送りおよび左送りを切替え可能なシフトレ
ジスタと、モード指定信号を送出し乍ら前記シフトレジ
スタを歩進させるクロック信号を計数し、前記所定数を
計数した後に送出中の前記モート指定信号を前記クロッ
ク信号の１周期の間切替える計数回路と、１ビツトの所
定符号を発生する手段とを設け、前記シフトレジスタに
前記並列符号を設定した後入力されるクロック信号に同
期して前記計数回路から送出されるモード指定信号によ
り指定された方向にシフトし乍ら該シフトレジスタの出
力段から前記並列符号の各ビットを順次直列に送出し、
前記所定数歩進して前記直列符号を送出終了した後に前
記計数回路がモード指定信号を切替えることにより逆方
向に前記クロック信号の１周期の間シフトし乍ら前記所
定符号を前記シフトレジスタの出力段に設定することに
より、前記直列符号に続いて前記所定符号を送出するこ
とにより達成される。
直列符号に変換する符号変換回路において、モード指定
信号により右送りおよび左送りを切替え可能なシフトレ
ジスタと、モード指定信号を送出し乍ら前記シフトレジ
スタを歩進させるクロック信号を計数し、前記所定数を
計数した後に送出中の前記モート指定信号を前記クロッ
ク信号の１周期の間切替える計数回路と、１ビツトの所
定符号を発生する手段とを設け、前記シフトレジスタに
前記並列符号を設定した後入力されるクロック信号に同
期して前記計数回路から送出されるモード指定信号によ
り指定された方向にシフトし乍ら該シフトレジスタの出
力段から前記並列符号の各ビットを順次直列に送出し、
前記所定数歩進して前記直列符号を送出終了した後に前
記計数回路がモード指定信号を切替えることにより逆方
向に前記クロック信号の１周期の間シフトし乍ら前記所
定符号を前記シフトレジスタの出力段に設定することに
より、前記直列符号に続いて前記所定符号を送出するこ
とにより達成される。
＋ｅｌ 発明の実施例
以下、本発明の一実施例を図面により説明する。
第３図は本発明の一実施例による符号挿入回路を示す図
であり、第４図は第３図の動作過程の一例を示す図であ
る。なお、全図を通じて同一符号は同一対象物を示す。
であり、第４図は第３図の動作過程の一例を示す図であ
る。なお、全図を通じて同一符号は同一対象物を示す。
第３図においては、符号変換回路はモード指定信号によ
り右送りおよび左送りを切替え可能なシフトレジスタＳ
Ｆ Ｒ，’と、計数回路ＣＮＴと、パリティ符号発生
回路ＰＧとから構成され、ゲー）Ｇｌ乃至Ｇ３ （第１
図）は除去されている。シフトレジスタＳＦＲ“は、計
数回路ＣＮＴから伝達されるモード指定信号Ｃ２が論理
値Ｏに設定された場合はクロ・ツク信号ｃ Ｉ ｋｌこ
同期して右方向に１ビット宛歩進し、またモード指定信
号Ｃ２が論理値１に設定された場合にはクロック信号ｃ
ｌｋに同期して左方向に１ビット宛歩進する。第３図お
よび第４図において、５ビットＡ、Ｂ、Ｃ，ＤおよびＥ
から構成される並列符号ＳＯはシフトレジスタＳＦＲ’
に設定される。
り右送りおよび左送りを切替え可能なシフトレジスタＳ
Ｆ Ｒ，’と、計数回路ＣＮＴと、パリティ符号発生
回路ＰＧとから構成され、ゲー）Ｇｌ乃至Ｇ３ （第１
図）は除去されている。シフトレジスタＳＦＲ“は、計
数回路ＣＮＴから伝達されるモード指定信号Ｃ２が論理
値Ｏに設定された場合はクロ・ツク信号ｃ Ｉ ｋｌこ
同期して右方向に１ビット宛歩進し、またモード指定信
号Ｃ２が論理値１に設定された場合にはクロック信号ｃ
ｌｋに同期して左方向に１ビット宛歩進する。第３図お
よび第４図において、５ビットＡ、Ｂ、Ｃ，ＤおよびＥ
から構成される並列符号ＳＯはシフトレジスタＳＦＲ’
に設定される。
計数回路ＣＮＴは、シフトレジスタＳＦＲ’を歩進させ
るクロック信号ｃｌｋを計数し、第１乃至第５周期の間
は論理値０に設定したモート指定信号Ｃ２をシフトレジ
スタＳＦＲ’に伝達し、第６周期の間は論理値１に設定
したモード指定信号Ｃ２をシフトレジスタＳＦＲ’に伝
達する。従ってシフトレジスタＳＦＲ’は、第１乃至第
５周期の間はクロック信号ｃｌｋに同期して右方向に１
ビット宛歩進し、出力段である最右段からクロック化’
４− ｃ Ｉ ｋの第１周期にビットＡ１第２周期にビ
・ノドＢ、以下同様に第５周期にビットＥを直列符号ｓ
ｌとして順次送出する。該直列符号ｓ１は出力されると
共にパリティ符号発生回路ＰＣにも伝達される。パリテ
ィ符号発生回路ＰＣは、伝達される直列符号ｓ１に対す
る所定のパリティ検査側に基づき１ビツトのパリティ検
査符号ｐを作成し、シフトレジスタＳＦＲ’の最右段に
伝達する。第６周期にはモード指定信号ｃ２が論理値１
に設定される為、シフトレジスタＳＦＲ’は左方向に１
歩進し、パリティ符号発生回路ＰＣから伝達されるパリ
ティ検査符号ｐを最右段に設定し、直列符号Ｓ１に続き
送出する。なお第５周期において最右段に設定されてい
たビットＥも、最右段の左設に送られている。第７周期
にはモード指定信号Ｃ２が再び論理値０に設定される為
、シフトレジスタＳＦＲ’は右方向に歩進し、出力段か
らはビットＥか再び送出される。その結果シフトレジス
タＳＦＲ’の最右段からは、クロック信号ｃｌｋの第１
乃至第５周期にピノｌ−Ａ乃至Ｅ、第６周期にパリティ
検査符号ｐ、第７周期にビットＥが送出されるパリティ
付直列符号３２°が出力される。
るクロック信号ｃｌｋを計数し、第１乃至第５周期の間
は論理値０に設定したモート指定信号Ｃ２をシフトレジ
スタＳＦＲ’に伝達し、第６周期の間は論理値１に設定
したモード指定信号Ｃ２をシフトレジスタＳＦＲ’に伝
達する。従ってシフトレジスタＳＦＲ’は、第１乃至第
５周期の間はクロック信号ｃｌｋに同期して右方向に１
ビット宛歩進し、出力段である最右段からクロック化’
４− ｃ Ｉ ｋの第１周期にビットＡ１第２周期にビ
・ノドＢ、以下同様に第５周期にビットＥを直列符号ｓ
ｌとして順次送出する。該直列符号ｓ１は出力されると
共にパリティ符号発生回路ＰＣにも伝達される。パリテ
ィ符号発生回路ＰＣは、伝達される直列符号ｓ１に対す
る所定のパリティ検査側に基づき１ビツトのパリティ検
査符号ｐを作成し、シフトレジスタＳＦＲ’の最右段に
伝達する。第６周期にはモード指定信号ｃ２が論理値１
に設定される為、シフトレジスタＳＦＲ’は左方向に１
歩進し、パリティ符号発生回路ＰＣから伝達されるパリ
ティ検査符号ｐを最右段に設定し、直列符号Ｓ１に続き
送出する。なお第５周期において最右段に設定されてい
たビットＥも、最右段の左設に送られている。第７周期
にはモード指定信号Ｃ２が再び論理値０に設定される為
、シフトレジスタＳＦＲ’は右方向に歩進し、出力段か
らはビットＥか再び送出される。その結果シフトレジス
タＳＦＲ’の最右段からは、クロック信号ｃｌｋの第１
乃至第５周期にピノｌ−Ａ乃至Ｅ、第６周期にパリティ
検査符号ｐ、第７周期にビットＥが送出されるパリティ
付直列符号３２°が出力される。
以上の説明から明らかな如く、本実施例によれば、シフ
トレジスタＳＦＲ’をクロック信号０１にの第１乃至第
５周期には布速りによりビットＡ乃至Ｅを直列符号Ｓ１
として送出し、第６周期には方送りによりパリティ検査
符号ｐを送出することによりパリティ付直列符号３２′
が出力され、第１図におけるが如くゲートＧ１乃至Ｇ３
４必要としない。
トレジスタＳＦＲ’をクロック信号０１にの第１乃至第
５周期には布速りによりビットＡ乃至Ｅを直列符号Ｓ１
として送出し、第６周期には方送りによりパリティ検査
符号ｐを送出することによりパリティ付直列符号３２′
が出力され、第１図におけるが如くゲートＧ１乃至Ｇ３
４必要としない。
なお、第３図および第４図はあく迄本発明の一実施例に
過ぎず、例えばシフトレジスタＳＦＲ’の歩進方向は図
示されるものに限定されることは無く、最左段を出力段
として反転させることも考慮されるがかかる場合にも本
発明の効果は変わらない。また並列符号ＳＯは５ピノ１
〜により構成されるものに限定されることは無く、シフ
トレジスタＳＦＲ’の段数を変更することにより任怠ヒ
ツトから構成される並列符号を変換することも考慮され
るが、何れの場合にも本発明の効果は変わらない。また
直列符号ｓ１に付加する符号はパリティ検査符号ｐに限
定されることは無く、例えばフレーム符号等信に幾多の
変形が考慮されるが、何れの場合にも本発明の効果は変
らない。
過ぎず、例えばシフトレジスタＳＦＲ’の歩進方向は図
示されるものに限定されることは無く、最左段を出力段
として反転させることも考慮されるがかかる場合にも本
発明の効果は変わらない。また並列符号ＳＯは５ピノ１
〜により構成されるものに限定されることは無く、シフ
トレジスタＳＦＲ’の段数を変更することにより任怠ヒ
ツトから構成される並列符号を変換することも考慮され
るが、何れの場合にも本発明の効果は変わらない。また
直列符号ｓ１に付加する符号はパリティ検査符号ｐに限
定されることは無く、例えばフレーム符号等信に幾多の
変形が考慮されるが、何れの場合にも本発明の効果は変
らない。
ｆｆｌ 発明の９ノ果
以上、本発明によれば、当該符号変換回路の経済性を損
なうこと無く、変換後の直列符号に１ピントから成る所
定符号を付加することが可能となる。
なうこと無く、変換後の直列符号に１ピントから成る所
定符号を付加することが可能となる。
第１図は従来ある符号挿入回路の一例を示す図、第２図
は第１図の動作過程の一例を示す図、第３図は本発明の
一実施例による符号挿入回路を示す図、第４図は第３図
の動作過程の一例を示す図である。 図において、ｃｌは制御信号、Ｇ２はモード指定信号、
ｃｌｋはクロック信号、ＣＮＴは計数回路、Ｇ１乃至Ｇ
３はゲート、ｐはパリティ検査符号、ＰＧはパリティ符
号発生回路、ＳＯは並列符号、ｓｌは直列符号、Ｇ２お
よびｓ２’はパリティ付直列符号、ＳＦＲおよびＳＦＲ
“はシフトレジスタ、を示す。 穿 １ 口 Ｓ２ 算 ２ 口 界 ３ 回 事 ４ 図 ２
は第１図の動作過程の一例を示す図、第３図は本発明の
一実施例による符号挿入回路を示す図、第４図は第３図
の動作過程の一例を示す図である。 図において、ｃｌは制御信号、Ｇ２はモード指定信号、
ｃｌｋはクロック信号、ＣＮＴは計数回路、Ｇ１乃至Ｇ
３はゲート、ｐはパリティ検査符号、ＰＧはパリティ符
号発生回路、ＳＯは並列符号、ｓｌは直列符号、Ｇ２お
よびｓ２’はパリティ付直列符号、ＳＦＲおよびＳＦＲ
“はシフトレジスタ、を示す。 穿 １ 口 Ｓ２ 算 ２ 口 界 ３ 回 事 ４ 図 ２
Claims (1)
- 所定数のビットから構成される並列符号を直列符号に変
換する符号変換回路において、モード指定信号により右
送りおよび左送りを切替え可能なシフトレジスタと、モ
ード指定信号を送出し乍ら前記シフトレジスタを歩進さ
せるクロック信号を計数し、前記所定数を計数した後に
送出中の前記モード指定信号を前記クロック信号の１周
期の間切替える計数回路と、１ピントの所定符号を発生
ずる手段とを設け、前記シフトレジスタに前記並列符号
を設定した後入力されるクロック信号に同期して前記計
数回路から送出されるモード指定信号により指定された
方向にシフトし乍ら該シフトレジスタの出力段から前記
並列符号の各ビットを順次直列に送出し、前記所定数歩
進して前記直列符号を送出終了した後に前記計数回路が
モード指定信号を切替えることにより逆方向に前記クロ
ック信号の１周期の間シフトし乍ら前記所定符号を前記
シフトレジスタの出力段に設定することにより、前記直
列符号に前記所定符号を付加して送出することを特徴と
する符号挿入回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9352183A JPS59219018A (ja) | 1983-05-27 | 1983-05-27 | 符号挿入回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9352183A JPS59219018A (ja) | 1983-05-27 | 1983-05-27 | 符号挿入回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59219018A true JPS59219018A (ja) | 1984-12-10 |
| JPS6364091B2 JPS6364091B2 (ja) | 1988-12-09 |
Family
ID=14084626
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9352183A Granted JPS59219018A (ja) | 1983-05-27 | 1983-05-27 | 符号挿入回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59219018A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5381029A (en) * | 1976-12-27 | 1978-07-18 | Toshiba Corp | Information conversion circuit unit |
| JPS5541571A (en) * | 1978-09-19 | 1980-03-24 | Nec Corp | Serial input/output device |
-
1983
- 1983-05-27 JP JP9352183A patent/JPS59219018A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5381029A (en) * | 1976-12-27 | 1978-07-18 | Toshiba Corp | Information conversion circuit unit |
| JPS5541571A (en) * | 1978-09-19 | 1980-03-24 | Nec Corp | Serial input/output device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6364091B2 (ja) | 1988-12-09 |
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